Czasopismo | ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA | Rocznik 2016 - zeszyt 4

Condition of stopping the burn-in procedure

10.15199/13.2016.4.7

nr katalogowy: 97828
10.15199/13.2016.4.7

W procesach produkcyjnych urządzeń elektronicznych, powszechnie stosuje się procedury sztucznego starzenia. Celem ich stosowania jest pobudzenie uszkodzeń nabytych w procesie produkcji lub powodowanych przez ogólnie pojętą "niską jakością" stosowanych podzespołów. Typowo, procedura sztucznego starzenia polega na zadaniu cykli pracy testowanemu urządzeniu, również w skrajnych warunkach środowiskowych np. w podwyższonej temperaturze. Tak przeprowadzona procedura powoduje pobudzenie uszkodzeń i powstawanie kosztów testowania. Optymalizacja kosztów poprzez zrównoważenie kosztu testowania i reklamacji jest powszechnie stosowną praktyką. Takie postępowanie nie zapewnia reakcji procedury testowej w sytuacji spadku jakości stosowanych podzespołów, które może powodować spadek niezawodności wyrobu. Warunek zatrzymania sztucznego starzenia został zaprojektowany jako uzupełnienie podstawowych metod optymalizacji kosztów. Jego działanie podlega na powtórzeniu sztucznego starzenia w sytuacji gdy poziom odpadu w procesie produkcji przekroczy ustalony próg. Próg ponowienia testu jest ustalany z uwzględnieniem kosztu reklamacji i testowania, średniego odpadu w procesie produkcji oraz średniego poziomu zwrotów reklamacyjnych. Stosowanie warunku wymaga cyklicznej korekty kosztów, odpadu produkcyjnego i poziomu reklamacji. W wyniku podejmowanych działań, następuje optymalizacja czasu trwania sztucznego starzenia oraz kosztów. Słowa kluczowe: niezawodność, koszt testowania, koszt reklamacji, optymalizacja.Burn-in procedures are a kind of testing electronic devices and are commonly used in the electronic device manufacturing process [1-4]. The common usage results from an easy implementation: a burn-in test works by applying working cycles to a given device. For instance, operating memory devices and mass storage devices are tested by applying write/read cycles via user interface[5]. When power suppliers are tested, they are stressed by a heavy[...]

Bibliografia

[1] Shey-Huei Sheu, Chia-San Lin, Optimal Burn-In Time To Minimize The Cost For Repairable Assembly Products Under Warranty, International Journal of Pure and Applied Mathematics, Volume 22 No. 3, 2005, 361-378.
[2] Pei-Hsi Lee, Chau-Chen Torng, Yang-Cheng Lin, Determination of the optimal accelerated burn-in time under Arrhenius-Lognormal distribution assumption, Elsevier Inc., Applied Mathematical Modelling No. 35, 2011, 4023-4030.
[3] H enry W. Block, Thomas H. Savits, Burn-In, Statistical Science, Vol. 12, No. 1, 1997, 1-19. 38 Elektronika 4/2016
[4] Wimonmas Lengbamrung, Adisak Pongpullponsak, A Study of Optimal Burn-In Time to Minimize Cost for a Series System Sold Under Warranty, Kasetsart Journal: Natural Science, No. 43, 2009, 392-398.
[5] K. Bąk, Projektowanie testu aplikacyjnego układów pamięci NAND FLASH, Biuletyn WAT, Vol. lXii, nr 4, 2013.
[6] Cheng-Lin Wu, Chao-Ton Su, Determination of the optimal burnin time and cost using an environmental stress approach: a case study in switch mode rectifier, Elsevier Inc, Reliability Engineering and System safety No. 76, 2002, 53-61.
[7] Agnieszka Deszyńska, Model hazardów proporcjonalnych Coxa, Matematyka Stosowana Tom 13/54, 2011.
[8] Toshiba, Semiconductor Reliability Handbook, http://toshiba. semicon-storage.com
[9] K.S. Wang, F.S. Hsu, P.P. Liu, Modeling The Bathtub Shape Hazard Rate Function In Terms Of Reliability, Elsevier Inc., Reliability Engineering and system Safety No. 75, 2002, 397-406.
[10] Micron Inc., Uprating Semiconductors for High-Temperature Application, Technical Note TN-00-18.
[11] JEDEC, Solid-State Reliability Assessment and Qualification Methodologies, doc. JEP143C, June 2008.
[12] JEDEC, Solid-State Drive (SSD) Requirements and Endurance Test Method, doc. JESD218A, September 2010.
[13] JEDEC, High Temperature Storage Life, doc. JESD22-A103C, November 2004.
[14] Tao Yuan, Bayesian Analysis of Hazard Rate, Change Point, and Cost-Optimal Burn-In Time for Electronic Devices, IEEE, Transactions on Reliability Vol. 59, ISNN 0018-9529, 2010.
[15] Anthony K. Akobeng, Understanding diagnostic tests 1: sensitivity, specificity and predictive values, Acta Paediatrica ISSN0803- 5253, december 2006.
[16] Roman Jaeschke, Deborah Cook, Gordon Guyatt, Metody określania przydatności testu, Departament Medycyny Wewnętrznej i Departamentu Epidemiologii Klinicznej i Biostatystyki, McMaster University, Hamilton, Kanada, 2001.
[17] K. Bąk, Metoda skróconego badania niezawodności układów pamięci NAND FLASH, Elektronika Konstrukcje Technologie Zasotsowania, ISSN 0033-2089, 2014.
[18] A. Hławiczka, Rejestry liniowe - analiza, synteza i zastosowania w testowaniu układów cyfrowych, Zeszyty Naukowe Politechniki Sląskiej, Elektronika z. 9, Gliwice 1997.
[19] JEDEC, Failure Mechanisms and Models for Semiconductor Devices, doc. JEP122G, November 2010.
[20] Tadeusz Sałaciński, SPC statystyczne sterowanie procesami produkcji, Oficyna Wydawnicza Politechniki Warszawskiej, ISBN 978-83-7207-842-1, Warszawa 2009.
[21] Jerzy Szkoda, Diagnozowanie Jakości Partii Wyrobów Metodą Statystycznej Kontroli Odbiorczej Z Oceną Alternatywną, Diagnostyka Vol. 28, 2003, 23-28.
[22] Polski Komitet Normalizacyjny, Polska Norma PN-ISO 2859-1, PKN.
[23] R.D. Adams, High Performance Memory Testing, Kluwer Academic Publishers, 2003.
[24] Serial ATA International Organization, Serial ATA Revision 2.6 Specification, February 2007.
[25] Bąk K., Badura D., Symulacja uszkodzeń pamięci typu NAND FLASH, Wydawnictwo Wyższej Szkoły Biznesu w Dąbrowie Górniczej, Internet w społeczeństwie informacyjnym, 2015 r., s. 103-134.
[26] Georgia-Ann Klutke, Peter C. Kiessler, and M. A. Wortman, A Critical Look at the Bathtub Curve, IEEE, Transactions On Reliability VOL. 52, NO. 1, March 2003.
[27] D. Badura, Model stochastyczny procesów diagnostycznych w układach i systemach cyfrowych, Wydawnictwo Wyższej Szkoły Biznesu w Dąbrowie Górniczej, Internet w społeczeństwie informacyjnym, 2013, str. 141-149.

Jeśli masz wykupiony/przyznany dostęp - zaloguj się. Skorzystaj z naszych propozycji zakupu!

Publikacja


e-Publikacja (format pdf) - nr 97828 "Condition of stopping the..." licencja: Osobista Produkt cyfrowy	10.00 zł

Zeszyt


ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA - e-zeszyt (pdf) 2016-4 licencja: Osobista Produkt cyfrowy	35.00 zł

Prenumerata

ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA - prenumerata cyfrowa
licencja: Osobista

Produkt cyfrowy
Nowość

420.00 zł

ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA - papierowa prenumerata roczna + wysyłka
licencja: Osobista

Szczegóły pakietu

Nazwa
ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA - papierowa prenumerata roczna	528.00 zł brutto 488.89 zł netto 39.11 zł VAT (stawka VAT 8%)
ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA - pakowanie i wysyłka	42.00 zł brutto 34.15 zł netto 7.85 zł VAT (stawka VAT 23%)

570.00 zł

ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA - PAKIET prenumerata PLUS
licencja: Osobista

Szczegóły pakietu

Nazwa
ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA - PAKIET prenumerata PLUS (Prenumerata papierowa + dostęp do portalu sigma-not.pl + e-prenumerata)	636.00 zł brutto 588.89 zł netto 47.11 zł VAT (stawka VAT 8%)

636.00 zł

Zeszyt

2016-4

Twój Koszyk

Publikacja

Zeszyt

Prenumerata

Zeszyt

Czasopisma