Czasopisma
Czasopisma
Czasopisma
ATEST - OCHRONA PRACY
ATEST - OCHRONA PRACY
AURA
AURA
AUTO MOTO SERWIS
AUTO MOTO SERWIS
CHEMIK
CHEMIK
CHŁODNICTWO
CHŁODNICTWO
CIEPŁOWNICTWO, OGRZEWNICTWO, WENTYLACJA
CIEPŁOWNICTWO, OGRZEWNICTWO, WENTYLACJA
DOZÓR TECHNICZNY
DOZÓR TECHNICZNY
ELEKTROINSTALATOR
ELEKTROINSTALATOR
ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA
ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA
Czasopisma
Czasopisma
Czasopisma
GAZETA CUKROWNICZA
GAZETA CUKROWNICZA
GAZ, WODA I TECHNIKA SANITARNA
GAZ, WODA I TECHNIKA SANITARNA
GOSPODARKA MIĘSNA
GOSPODARKA MIĘSNA
GOSPODARKA WODNA
GOSPODARKA WODNA
HUTNIK - WIADOMOŚCI HUTNICZE
HUTNIK - WIADOMOŚCI HUTNICZE
INŻYNIERIA MATERIAŁOWA
INŻYNIERIA MATERIAŁOWA
MASZYNY, TECHNOLOGIE, MATERIAŁY - TECHNIKA ZAGRANICZNA
MASZYNY, TECHNOLOGIE, MATERIAŁY - TECHNIKA ZAGRANICZNA
MATERIAŁY BUDOWLANE
MATERIAŁY BUDOWLANE
OCHRONA PRZECIWPOŻAROWA
OCHRONA PRZECIWPOŻAROWA
OCHRONA PRZED KOROZJĄ
OCHRONA PRZED KOROZJĄ
Czasopisma
Czasopisma
Czasopisma
ODZIEŻ
ODZIEŻ
OPAKOWANIE
OPAKOWANIE
PACKAGING REVIEW
PACKAGING REVIEW
POLISH TECHNICAL REVIEW
POLISH TECHNICAL REVIEW
PROBLEMY JAKOŚCI
PROBLEMY JAKOŚCI
PRZEGLĄD ELEKTROTECHNICZNY
PRZEGLĄD ELEKTROTECHNICZNY
PRZEGLĄD GASTRONOMICZNY
PRZEGLĄD GASTRONOMICZNY
PRZEGLĄD GEODEZYJNY
PRZEGLĄD GEODEZYJNY
PRZEGLĄD MECHANICZNY
PRZEGLĄD MECHANICZNY
PRZEGLĄD PAPIERNICZY
PRZEGLĄD PAPIERNICZY
Czasopisma
Czasopisma
Czasopisma
PRZEGLĄD PIEKARSKI I CUKIERNICZY
PRZEGLĄD PIEKARSKI I CUKIERNICZY
PRZEGLĄD TECHNICZNY. GAZETA INŻYNIERSKA
PRZEGLĄD TECHNICZNY. GAZETA INŻYNIERSKA
PRZEGLĄD TELEKOMUNIKACYJNY - WIADOMOŚCI TELEKOMUNIKACYJNE
PRZEGLĄD TELEKOMUNIKACYJNY - WIADOMOŚCI TELEKOMUNIKACYJNE
PRZEGLĄD WŁÓKIENNICZY - WŁÓKNO, ODZIEŻ, SKÓRA
PRZEGLĄD WŁÓKIENNICZY - WŁÓKNO, ODZIEŻ, SKÓRA
PRZEGLĄD ZBOŻOWO-MŁYNARSKI
PRZEGLĄD ZBOŻOWO-MŁYNARSKI
PRZEMYSŁ CHEMICZNY
PRZEMYSŁ CHEMICZNY
PRZEMYSŁ FERMENTACYJNY I OWOCOWO-WARZYWNY
PRZEMYSŁ FERMENTACYJNY I OWOCOWO-WARZYWNY
PRZEMYSŁ SPOŻYWCZY
PRZEMYSŁ SPOŻYWCZY
RUDY I METALE NIEŻELAZNE
RUDY I METALE NIEŻELAZNE
SZKŁO I CERAMIKA
SZKŁO I CERAMIKA
TECHNOLOGIA I AUTOMATYZACJA MONTAŻU
TECHNOLOGIA I AUTOMATYZACJA MONTAŻU
WIADOMOŚCI ELEKTROTECHNICZNE
WIADOMOŚCI ELEKTROTECHNICZNE
WOKÓŁ PŁYTEK CERAMICZNYCH
WOKÓŁ PŁYTEK CERAMICZNYCH
Menu
Menu
Menu
Prenumerata
Prenumerata
Publikacje
Publikacje
Drukarnia
Drukarnia
Kolportaż
Kolportaż
Reklama
Reklama
O nas
O nas
ui-button
Twój Koszyk
Twój koszyk jest pusty.
Niezalogowany
Niezalogowany
Zaloguj się
Zarejestruj się
Reset hasła
Czasopismo
|
PRZEGLĄD ELEKTROTECHNICZNY
|
Rocznik 2024 - zeszyt 12
Analiza maskowania zwarć w sieci połączeń przez rejestr MISR
Analysis of masking of shorts in the network of connections by the MISR-based test response compactor
10.15199/48.2024.12.59
Tomasz GARBOLINO
nr katalogowy: 151813
10.15199/48.2024.12.59
Streszczenie
W artykule dokonano analizy maskowania zwarć w sieci połączeń między modułami cyfrowego systemu scalonego, którego źródłem jest proces kompakcji ciągów odpowiedzi testowych zachodzący w klasycznym rejestrze MISR o liniowym sprzężeniu zwrotnym opisanym wielomianem pierwotnym. Uszkodzenia, które wzięto pod uwagę to jedno- i dwukrotne zwarcia typu summa montażowa dwóch linii. Do pobudzania wejść badanej sieci połączeń wykorzystano powszechnie stosowaną prostą/zanegowaną sekwencję liczącą T/C. W artykule zdefiniowano warunki wzajemnego kasowania się ciągów błędów w rejestrze MISR, które prowadzi do maskowania zwarć w sieci połączeń. Przypadki maskowania uszkodzeń zilustrowano przykładami oraz potwierdzono eksperymentalnie
Abstract
This paper analyses the masking of shorts (bridges) in the interconnection network between cores of a digital SoC caused by the compaction process of test response sequences having a place in a classical MISR with linear feedback described by a primitive polynomial. The faults considered are single and double wired-OR type shorts of two lines. A commonly used True/Complement Counting Sequence (T/C) was used to stimulate the inputs of the interconnection network under test. This paper defines the conditions for the mutual cancellation of error sequences in MISR, which leads to the masking of shorts between lines of the interconnection network. The cases of fault masking are illustrated with examples and confirmed experimentally.
Słowa kluczowe
wbudowane samotestowanie połączeń
rejestr MISR
kompakcja
maskowanie błędów
maskowanie uszkodzeń
Keywords
Interconnect Built-In Self-Test (IBIST)
Multi-Input Signature Register (MISR)
compaction
error aliasing
fault masking
Bibliografia
[1] Nourmandi-Pour R., Khadem-Zadeh A., Rahmani A. M., An IEEE 1149.1–based BIST method for at-speed testing of interswitch links in network on chip, Microelectronics Journal, 41 (2010), No. 7, 417-429
[2] Nourmandi-Pour R., Mousavian N., A fully parallel BIST based method to test the crosstalk defects on the inter-switch links in NOC, Microelectronics Journal, 44 (2013), No. 3, 248-257
[3] Haiyun G., Survey of Dynamically Reconfigurable Network-on- Chip, Proc. 2011International Conference on Future Computer Sciences and Application (ICFCSA), Hong Kong, China, 18-19 June 2011, (2011), 200-203
[4] Saleem S. et. al., A Survey on Dynamic Application Mapping Approaches for Real-Time Network-on-Chip-Based Platforms, IEEE Access, 11 (2023), 122694 – 122721
[5] Garbolino T., Testowanie i diagnostyka połączeń między modułami cyfrowymi w systemach scalonych: Wybrane zagadnienia, Monografia, Wydawnictwo Politechniki Śląskiej, 659 (2017)
[6] IEEE Std 1500-2005, IEEE Standard Testability Method for Embedded Core-based Integrated Circuits, IEEE, Piscataway, NJ, USA, (2005)
[7] Wang R., Chakrabarty K., Testing of Interposer-Based 2.5D Integrated Circuits, Proc. 2016 IEEE International Test Conference (ITC), Fort Worth, TX, USA, 15-17 November 2016, (2016), 1-10
[8] Wang R., Chakrabarty K., Testing of Interposer-Based 2.5D Integrated Circuits: Challenges and Solutions, Proc. 2016 IEEE 25th Asian Test Symposium (ATS), (2016), 74-79
[9] Koneru A., Chakrabarty K., An inter-layer interconnect BIST solution for monolithic 3D ICs, Proc. 2018 IEEE 36th VLSI Test Symposium (VTS), San Francisco, CA, USA, 22-25 April 2018, (2018), 1-6
[10] Koneru A., Chakrabarty K., An Interlayer Interconnect BIST and Diagnosis Solution for Monolithic 3-D ICs, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 39 (2020), No. 10, 3056 – 3066
[11] Yang W.-H. et. al., A Built-in Self-Test Scheme for TSVs of Logic-DRAM Stacked 3D ICs, Proc. 2019 International 3D Systems Integration Conference (3DIC), Sendai, Japan, 08-10 October 2019, (2019), 1-3
[12] Sadeghi-Kohan S., Hellebrand S.; Wunderlich H.-J., Stress- Aware Periodic Test of Interconnects, Journal of Electronic Testing, 37 (2021), 715-728
[13] Sadeghi-Kohan S., Hellebrand S.; Wunderlich H.-J., Workload- Aware Periodic Interconnect BIST, IEEE Design & Test, 41 (2024), No. 4, 50-55
[14] Yao J., Dixon B., Stroud C., Nelson V., System-level Built-In Self-Test of global routing resources in Virtex-4 FPGAs, Proc. 2009 41st Southeastern Symposium on System Theory, Tullahoma, TN, USA, March 15-17, 2009, (2009), 29-33
[15] Benabdeladhim M., Fradi A., Hamdi B., Interconnect BIST based new self-repairing of TSV defect in 3D-IC, Proc. 2017 International Conference on Engineering & MIS (ICEMIS), Monastir, Tunisia, 8-10 May 2017, (2017), 1-4
[16] Rehman S. U., Benabdenbi M., Anghel L., Applicationindependent testing of multilevel interconnect in mesh-based FPGAs, Proc. 2015 10th International Conference on Design & Technology of Integrated Systems in Nanoscale Era (DTIS), Napoli, Italy, 21-23 April 2015, (2015), 1-6
[17] Wang X.-F., Si S.-H., Gao C., Huang J., A method of FPGA interconnect resources testing by using XDL-based configuration, Proc. 2014 Prognostics and System Health Management Conference (PHM-2014 Hunan), Zhangjiajie, China, 24-27 August 2014, (2014), 203-207
[18] Miorandi G., Celin A., Favalli M., Bertozzi D., A built-in selftesting framework for asynchronous bundled-data NoC switches resilient to delay variations, Proc. 2016 Tenth IEEE/ACM International Symposium on Networks-on-Chip (NOCS), Nara, Japan, 31 August - 02 September 2016, (2016), 1-8
[19] Banerjee S., Chaudhuri A., Hung S.-C.; Chakrabarty K., Advances in Testing and Design-for-Test Solutions for M3D Integrated Circuits, Proc. 2021 Design, Automation & Test in Europe Conference & Exhibition (DATE), Grenoble, France, 01-05 February 2021, (2021), 152-157
[20] Cui C., Huang J., A 3DIC interconnect interface test and repair scheme based on Hybrid IEEE1838 Die Wrapper Register and BIST circuit, Proc. 2021 IEEE European Test Symposium (ETS), Bruges, Belgium, 24-28 May 2021, (2021), 1-2
[21] Sekar K., Dey S., LI-BIST: “A Low-Cost Self-Test Scheme for SoC Logic Cores and Interconnects, Journal of Electronic Testing: Theory and Applications, 19 (2003), No. 6, 113-123
[22] Hławiczka A., Gucwa K., Garbolino T., Kopeć M., Testing of crosstalk-type dynamic faults in interconnection networks with use of ring LFSRs, Przegląd Elektrotechniczny, 86 (2010), nr 11a, 133-137
[23] Akhsham M., Navabi Z., Integrating an Interconnect BIST with Crosstalk Avoidance Hardware, Proc. 2021 IEEE 27th International Symposium on On-Line Testing and Robust System Design (IOLTS), Torino, Italy, 28-30 June 2021, (2021), 1-6
[24] Jin C. et. al., Built-in-Self-Test-Stacked 3-D Ring Oscillator Based on Through Silicon Vias, IEEE Transactions on Components, Packaging and Manufacturing Technology, 5 (2015), No. 2, 217 – 224
[25] Jani I. et. al., BISTs for post-bond test and electrical analysis of high density 3D interconnect defects, Proc. 2018 IEEE 23rd European Test Symposium (ETS), Bremen, Germany, 28 May - 01 June 2018, (2018), 1-6
[26] Attarha A., Nourani M., Testing interconnects for noise and skew in gigahertz SoCs, Proc. IEEE International Test Conference, Baltimore, MD, USA, 30 October – 1 November 2001, (2001), 305-314
[27] Jutman A., At-speed on-chip diagnosis of board-level interconnect faults, Proc. 9th IEEE European Test Symposium (ETS), Ajaccio, Corsica, France, 23-26 May 2004, 2-7
[28] Kopeć M., Garbolino T., Gucwa K., Hławiczka A., Test-perclock detection, localization and identification of interconnect faults, Proc. 11th IEEE European Test Symposium (ETS), Southampton, United Kingdom, 21-24 May 2006, (2006), 233- 238
[29] Hławiczka A., Gucwa K., Garboino T., Kopeć M., Can a D flipflop based MISR compactor reliability detect interconnect faults?, Proc. 8th IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems. DDECS 2005, Sopron, Hungary, April 13-16, 2005, (2005), 2-10
[30] Hławiczka A., Gucwa K., Garbolino T., Kopeć M., On detection of interconnect faults by a MISR compactor – unknown problems and new solutions, Theoretical and Applied Informatics, 17 (2005), No. 2, 109-126
[31] de Sousa J. T., Cheng P. Y. K., Boundary-Scan Interconnect Diagnosis, Frontiers in Electronic Testing, 18 (2001), Springer US, Kluwer Academic Publishers
[32] Wagner P., Interconnect Testing with Boundary Scan, Proc. IEEE International Test Conference, Washington, DC, 30 August-3 September 1987, (1987) 52-57
[33] Cheng W.-T., Lewandowski J. L., Wu E., Diagnosis for Wiring Interconnects, Proc. International Test Conference, Washington, DC, USA, 10-14 September 1990, (1990), 565- 571
[34] Peterson W. W., Weldon E. J., Error Correcting Codes, The MIT Press, 1994
[35] Hławiczka A., Rejestry liniowe – analiza, synteza i zastosowania w testowaniu układów cyfrowych, Wydawnictwo Politechniki Śląskiej, 1370 (1997)
[36] Stroud C. E., A Designer’s Guide to Built In Self Test, Kluwer Academic Publishers, 2002
[37] Janicki J., Mrugalski G., Stelmach A., Urban S., Scan Chain Diagnosis-Driven Test Response Compactor, 2020 IEEE 29th Asian Test Symposium (ATS), Penang, Malaysia, 23-26 November 2020, (2020), 1-6
[38] Liu Y. et. al., X-Tolerant Compactor maXpress for In-System Test Applications With Observation Scan, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 29 (2021) No. 8, 1553 – 1566
[39] Clouqueur T., Fujiwara H., Saluja K.K., A Class of Linear Space Compactors for Enhanced Diagnostic, Proc. 14th Asian Test Symposium (ATS'05), Calcutta, India, 18-21 December 2005, (2005), 1-6
[40] Das S. R. et. al., Revisiting response compaction in space for full-scan circuits with nonexhaustive test sets using concept of sequence characterization, IEEE Transactions on Instrumentation and Measurement 54 (2005) No. 5, 1662 - 1677
[41] Sprenger A., Hellebrand S., Tuning Stochastic Space Compaction to Faster-than-at-Speed Test, Proc. 2018 IEEE 21st International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS), Budapest, Hungary, 25-27 April 2018, (2018), 73-78
[42] Kundu S., Chattopadhyay S., Sengupta I., Kapur R., Scan Chain Masking for Diagnosis of Multiple Chain Failures in a Space Compaction Environment, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 23 (2015), No. 7, 1185 - 1195
[43] Kampmann M., Hellebrand S., Design-for-FAST: Supporting Xtolerant compaction during Faster-than-at-Speed Test, Proc. 2017 IEEE 20th International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS), Dresden, Germany, 19-21 April 2017, (2017), 35-41
[44] Yang J.-S., Chung J., Touba N.A., Enhancing Superset X - Canceling Method With Relaxed Constraints on Fault Observation, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 35 (2016), No. 2, 298 - 308
[45] Shenoy J., Ockunzzi K., Singh V., Kamal K., On-chip MISR Compaction Technique to Reduce Diagnostic Effort and Test Time, Proc. 2019 32nd International Conference on VLSI Design and 2019 18th International Conference on Embedded Systems (VLSID), Delhi, India, 05-09 January 2019, (2019), 106-111
[46] Hülle R., Fišer P., Schmidt J., Reducing Output Response Aliasing Using Boolean Optimization Techniques, Proc. 2023 26th International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS), Tallinn, Estonia, 03- 05 May 2023, (2023), 33-38
[47] Novak O. et al., Handbook of testing electronic systems. Praha: Czech Technical University Publishing House, (2005)
Treść płatna
Jeśli masz wykupiony/przyznany dostęp -
zaloguj się
.
Skorzystaj z naszych propozycji zakupu!
Publikacja
PRZEGLĄD ELEKTROTECHNICZNY- e-publikacja (pdf) z zeszytu 2024-12 , nr katalogowy 151813
licencja: Osobista
Produkt cyfrowy
Nowość
10.00 zł
Do koszyka
Zeszyt
PRZEGLĄD ELEKTROTECHNICZNY- e-zeszyt (pdf) 2024-12
licencja: Osobista
Produkt cyfrowy
Nowość
85.00 zł
Do koszyka
Prenumerata
PRZEGLĄD ELEKTROTECHNICZNY - prenumerata cyfrowa
licencja: Osobista
Produkt cyfrowy
Nowość
762.00 zł
Do koszyka
PRZEGLĄD ELEKTROTECHNICZNY - PAKIET prenumerata PLUS
licencja: Osobista
Szczegóły pakietu
Nazwa
Nazwa
PRZEGLĄD ELEKTROTECHNICZNY - PAKIET prenumerata PLUS (Prenumerata papierowa + dostęp do portalu sigma-not.pl + e-prenumerata)
1002.00 zł brutto
927.78 zł netto
74.22 zł VAT
(stawka VAT 8%)
1002.00 zł
Do koszyka
PRZEGLĄD ELEKTROTECHNICZNY - papierowa prenumerata roczna + wysyłka
licencja: Osobista
Szczegóły pakietu
Nazwa
Nazwa
PRZEGLĄD ELEKTROTECHNICZNY - papierowa prenumerata roczna
960.00 zł brutto
888.89 zł netto
71.11 zł VAT
(stawka VAT 8%)
Nazwa
PRZEGLĄD ELEKTROTECHNICZNY - pakowanie i wysyłka
42.00 zł brutto
34.15 zł netto
7.85 zł VAT
(stawka VAT 23%)
1002.00 zł
Do koszyka
Zeszyt
2024-12
Czasopisma
ATEST - OCHRONA PRACY
AURA
AUTO MOTO SERWIS
CHEMIK
CHŁODNICTWO
CIEPŁOWNICTWO, OGRZEWNICTWO, WENTYLACJA
DOZÓR TECHNICZNY
ELEKTROINSTALATOR
ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA
GAZETA CUKROWNICZA
GAZ, WODA I TECHNIKA SANITARNA
GOSPODARKA MIĘSNA
GOSPODARKA WODNA
HUTNIK - WIADOMOŚCI HUTNICZE
INŻYNIERIA MATERIAŁOWA
MASZYNY, TECHNOLOGIE, MATERIAŁY - TECHNIKA ZAGRANICZNA
MATERIAŁY BUDOWLANE
OCHRONA PRZECIWPOŻAROWA
OCHRONA PRZED KOROZJĄ
ODZIEŻ
OPAKOWANIE
PACKAGING REVIEW
POLISH TECHNICAL REVIEW
PROBLEMY JAKOŚCI
PRZEGLĄD ELEKTROTECHNICZNY
PRZEGLĄD GASTRONOMICZNY
PRZEGLĄD GEODEZYJNY
PRZEGLĄD MECHANICZNY
PRZEGLĄD PAPIERNICZY
PRZEGLĄD PIEKARSKI I CUKIERNICZY
PRZEGLĄD TECHNICZNY. GAZETA INŻYNIERSKA
PRZEGLĄD TELEKOMUNIKACYJNY - WIADOMOŚCI TELEKOMUNIKACYJNE
PRZEGLĄD WŁÓKIENNICZY - WŁÓKNO, ODZIEŻ, SKÓRA
PRZEGLĄD ZBOŻOWO-MŁYNARSKI
PRZEMYSŁ CHEMICZNY
PRZEMYSŁ FERMENTACYJNY I OWOCOWO-WARZYWNY
PRZEMYSŁ SPOŻYWCZY
RUDY I METALE NIEŻELAZNE
SZKŁO I CERAMIKA
TECHNOLOGIA I AUTOMATYZACJA MONTAŻU
WIADOMOŚCI ELEKTROTECHNICZNE
WOKÓŁ PŁYTEK CERAMICZNYCH