Czasopismo | PRZEGLĄD ELEKTROTECHNICZNY | Rocznik 2024 - zeszyt 10

A low-power 100MS/s Flash ADC with Thermometer code encoding technique for automotive applications

Przetwornik ADC Flash o niskim poborze mocy 100 MS/s z techniką kodowania kodu termometru do zastosowań motoryzacyjnych

10.15199/48.2024.10.15

nr katalogowy: 150741
10.15199/48.2024.10.15

Streszczenie

A 3-bit 100MS/s flash Analog-to-Digital Converter (ADC) with thermometer code encoding technique is proposed. A novel XOR-based thermometer to a gray encoder and clocked PMOS-based dynamic comparator is designed. Flash ADC design compares the input voltage to a predetermined reference value using comparators to produce a gray code output. To improve the power efficiency PMOS based dynamic comparator is used. Conventional Dynamic latched comparators suffer from kickback noise, which lowers the performance of Flash ADC. To overcome this problem, a new architecture of dynamic latched comparator with PMOS technique is designed. The proposed Flash ADC uses the conversion of thermometer to gray coding to reduce the bubble errors. Based on the simulation results the proposed Flash ADC consumes 2.4mW of power when operating at 100 MHz and a 1.8 V power supply. The proposed flash ADC achieves excellent accuracy and low power consumption by utilizing a novel thermometer code encoding technique

Abstract

Zaproponowano 3-bitowy 100MS/s flash Analog-to-Digital Converter (ADC) z techniką kodowania kodu termometru. Zaprojektowano nowy termometr oparty na XOR do enkodera Graya i taktowanego komparatora dynamicznego opartego na PMOS. Projekt Flash ADC porównuje napięcie wejściowe do ustalonej wartości odniesienia za pomocą komparatorów w celu wygenerowania wyjścia kodu Graya. Aby poprawić wydajność energetyczną, zastosowano komparator dynamiczny oparty na PMOS. Konwencjonalne komparatory dynamiczne z zatrzaskiem są narażone na szum odrzutu, który obniża wydajność Flash ADC. Aby przezwyciężyć ten problem, zaprojektowano nową architekturę komparatora dynamicznego z zatrzaskiem z techniką PMOS. Proponowany Flash ADC wykorzystuje konwersję termometru na kodowanie Graya w celu zmniejszenia błędów pęcherzyków. Na podstawie wyników symulacji proponowany Flash ADC zużywa 2,4 mW mocy podczas pracy przy 100 MHz i zasilaniu 1,8 V. Proponowany flash ADC osiąga doskonałą dokładność i niskie zużycie energii dzięki wykorzystaniu nowatorskiej techniki kodowania kodu termometru

Słowa kluczowe

Keywords

Bibliografia

1. Kim, J.I., Oh, D.R., Jo, D.S. and Ryu, S.T., A 65 nm CMOS 7b 2 GS/s 20.7 mW flash ADC with cascaded latch interpolation. IEEE Journal of Solid-State Circuits, 50(10), pp.2319-2330(2015). 2. Esmailiyan, A., Schembari, F. and Staszewski, R.B., A 0.36-V 5 MS/s time-mode flash ADC with Dickson-charge-pump-based comparators in 28-nm CMOS. IEEE Transactions on Circuits and Systems I: Regular Papers, 67(6), pp.1789-1802(2020). 3. Yi, I.M., Miura, N., Fukuyama, H. and Nosaka, H., A 15.1-mW 6 GS/s 6-bit single-channel flash ADC with selectively activated 8× time-domain latch interpolation. IEEE Journal of Solid-State Circuits, 56(2), pp.455-464(2020). 4. Zhu, S., Wu, B., Cai, Y. and Chiu, Y., A 2-GS/s 8-bit non interleaved time-domain flash ADC based on remainder number system in 65-nm CMOS. IEEE Journal of Solid-State Circuits, 53(4), pp.1172-1183(2017). 5. Ohhata, K., Hayakawa, D., Sewaki, K., Imayanagida, K., Ueno, K., Sonoda, Y. and Muroya, K., A 900-MHz, 3.5-mW, 8-bit pipelined sub-ranging ADC combining flash ADC and TDC. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 26(9), pp.1777-1787(2018). 6. Tretter, G., Khafaji, M.M., Fritsche, D., Carta, C. and Ellinger, F., Design and characterization of a 3-bit 24-GS/s flash ADC in 28-nm low-power digital CMOS. IEEE Transactions on Microwave Theory and Techniques, 64(4), pp.1143-1152(2016). 7. Oh, D.R., Moon, K.J., Lim, W.M., Kim, Y.D., An, E.J. and Ryu, S.T., An 8-bit 1-GS/s asynchronous loop-unrolled SAR-flash ADC with complementary dynamic amplifiers in 28-nm CMOS. IEEE Journal of Solid-State Circuits, 56(4), pp.1216-1226(2020). 8. Oh, D.R., Seo, M.J. and Ryu, S.T., A 7-bit two-step flash adc with sample-and-hold sharing technique. IEEE Journal of Solid-State Circuits, 57(9), pp.2791-2801(2022). 9. Kim, J.I., Oh, D.R., Jo, D.S. and Ryu, S.T., A 65 nm CMOS 7b 2 GS/s 20.7 mW flash ADC with cascaded latch interpolation. IEEE Journal of Solid-State Circuits, 50(10), pp.2319-2330(2015). 10. Oh, D.R., Kim, J.I., Jo, D.S., Kim, W.C., Chang, D.J. and Ryu, S.T., A 65-nm CMOS 6-bit 2.5-GS/s 7.5-mW 8 times time-domain interpolating flash ADC with sequential slope-matching offset calibration. IEEE Journal of Solid-State Circuits, 54(1), pp.288 297(2018). 11. Tretter, G., Khafaji, M.M., Fritsche, D., Carta, C. and Ellinger, F., Design and characterization of a 3-bit 24-GS/s flash ADC in 28-nm low-power digital CMOS. IEEE Transactions on Microwave Theory and Techniques, 64(4), pp.1143-1152(2016). 12. Zhu, S., Wu, B., Cai, Y. and Chiu, Y., A 2-GS/s 8-bit non interleaved time-domain flash ADC based on remainder number system in 65-nm CMOS. IEEE Journal of Solid-State Circuits, 53(4), pp.1172-1183(2017). 13. Kim, J.I., Oh, D.R., Jo, D.S. and Ryu, S.T., A 65 nm CMOS 7b 2 GS/s 20.7 mW flash ADC with cascaded latch interpolation. IEEE Journal of Solid-State Circuits, 50(10), pp.2319-2330(2015). 14. Cai, S., Tabasy, E.Z., Shafik, A., Kiran, S., Hoyos, S. and Palermo, S., A 25 GS/s 6b TI two-stage multi-bit search ADC with soft decision selection algorithm in 65 nm CMOS. IEEE Journal of Solid State Circuits, 52(8), pp.2168-2179(2017). 15. Chung, Y.H. and Wu, J.T., A 16-mW 8-bit 1-GS/s digital subranging ADC in 55-nm CMOS. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 23(3), pp.557-566(2014). 16. Yang, X. and Liu, J., A 10 GS/s 6 b time-interleaved partially active flash ADC. IEEE Transactions on Circuits and Systems I: Regular Papers, 61(8), pp.2272-2280(2014). 17. Ohhata, K.,1-GHz, 17.5-mW, 8-bit Subranging ADC Using Offset Cancelling Charge-Steering Amplifier. IEICE Transactions on Electronics, 97(4), pp.289-297(2014). 18. Plouchart, J.O., Sanduleanu, M.A., Toprak-Deniz, Z., Beukema, T.J., Reynolds, S., Parker, B.D., Beakes, M., Tierno, J.A., and Friedman, D., September. A 3.2 GS/s 4.55 b ENOB two-step subranging ADC in 45nm SOI CMOS. In Proceedings of the IEEE 2012 Custom Integrated Circuits Conference (pp. 1-4)(2012). IEEE. 19. Oh, D.R., Seo, M.J. and Ryu, S.T., A 7-bit two-step flash adc with sample-and-hold sharing technique. IEEE Journal of Solid-State Circuits, 57(9), pp.2791-2801(2022). 20. Fan, Q. and Chen, J., A 1-GS/s 8-bit 12.01-fJ/conv.-step two-step SAR ADC in 28-nm FDSOI technology. IEEE Solid-State Circuits Letters, 2(9), pp.99-102(2019). 21. Lee, H., Asada, Y., Miyahara, M. and Matsuzawa, A., A 6-bit, 7 mW, 700 MS/s sub ranging ADC using CDAC and gate-weighted interpolation. IEICE Transactions on Fundamentals of Electronics, Communications, and Computer Sciences, 96(2), pp.422 433(2013). 22. Patel, C. and Veena, C.S., Study of Comparator and their Architectures. International Journal of Multidisciplinary Consortium, 1(1), pp.1-12(2014). 23. Varghese, G.T. and Mahapatra, K., A low-power reconfigurable encoder for flash ADCs. Procedia Technology, 25, pp.574 581(2016). 24. Oh, D.R., Seo, M.J. and Ryu, S.T., A 7-bit two-step flash adc with sample-and-hold sharing technique. IEEE Journal of Solid-State Circuits, 57(9), pp.2791-2801(2022). 25. Kim, J.I., Oh, D.R., Jo, D.S. and Ryu, S.T., A 65 nm CMOS 7b 2 GS/s 20.7 mW flash ADC with cascaded latch interpolation. IEEE Journal of Solid-State Circuits, 50(10), pp.2319-2330(2015). 26. Oh, D.R., Kim, J.I., Jo, D.S., Kim, W.C., Chang, D.J. and Ryu, S.T., A 65-nm CMOS 6-bit 2.5-GS/s 7.5-mW 8$\times $ time-domain interpolating flash ADC with sequential slope-matching offset calibration. IEEE Journal of Solid-State Circuits, 54(1), pp.288 297(2018). 27. Tretter, G., Khafaji, M.M., Fritsche, D., Carta, C. and Ellinger, F., Design and characterization of a 3-bit 24-GS/s flash ADC in 28-nm low-power digital CMOS. IEEE Transactions on Microwave Theory and Techniques, 64(4), pp.1143-1152(2016). 28. Zhu, S., Wu, B., Cai, Y. and Chiu, Y., A 2-GS/s 8-bit non interleaved time-domain flash ADC based on remainder number system in 65-nm CMOS. IEEE Journal of Solid-State Circuits, 53(4), pp.1172-1183(2017). 29. Yi, I.M., Miura, N., Fukuyama, H. and Nosaka, H., A 15.1-mW 6 GS/s 6-bit single-channel flash ADC with selectively activated 8× time-domain latch interpolation. IEEE Journal of Solid-State Circuits, 56(2), pp.455-464(2020). 30. Herinsha, A.J., Sam, D.S. and Atchaya, A.J., April. Design of Low Power Dynamic Comparator for SAR ADC. In 2022 6th International Conference on Devices, Circuits and Systems (ICDCS) (pp. 272-275)(2022). IEEE. 31. Sam, D.S., Moni, D.J., Paul, P.S. and Nirmal, D., A novel architecture for 10-bit 40MSPS low power pipelined ADC using a simultaneous capacitor and op-amp sharing technique. Silicon, pp.1-9(2021). 32. Sam, D.S. and Paul, P.S., A 10-bit 200 MS/s pipelined ADC with parallel sampling and switched op-amp sharing technique. Circuit World, 47(3), pp.274-283(2021). 33. Shylu, D.S., Moni, D.J. and Nivetha, G., Design and power optimization of high-speed pipelined ADC with programmable gain amplifier for wireless receiver applications. Wireless Personal Communications, 90, pp.657-678(2016). 34. Shylu, D.S.D. and Moni, D.J., Design of low power dynamic comparator with reduced kickback noise using clocked PMOS technique. Journal of Electrical Engineering, 16(3), pp.10-10(2016). 35. Shylu, D.S. and Moni, D.J., A 1.8 V 22mW 10 bit 165 MSPS Pipelined ADC for video applications. WSEAS Transactions on Circuits and systems, 13, pp.343-355(2014). 36. Sam, D.S.S., Paul, P.S., Reddy, G.K.K., Manideep, N., Venkatesh, N.C., Sai Manideep, P.D. A new architecture of Thermometer to Binary code encoder for 4 - bit FLASH ADC in 45nm CMOS process,Przeglad Elektrotechniczny,11, pp. 188-191 (2023). 37. Shylu Sam, D.S., Sam Paul, P., Enoch Mani Deepak, B., Shirley Eva Paul, B., Jayanth, B., Pavitra Kumar, K. Design and Comparison of Low Power Consumption Binary and Quaternary Multipliers, National Academy Science Letters. (2023).Article in Press. 38.Aneesh, K., Manoj, G., Shylu Sam, S. Design Approaches of Ultra Low Power SAR ADC for Biomedical Systems - A Review (2022) Journal of Circuits, Systems and Computers, 31 (12).

Jeśli masz wykupiony/przyznany dostęp - zaloguj się. Skorzystaj z naszych propozycji zakupu!

Publikacja


PRZEGLĄD ELEKTROTECHNICZNY- e-publikacja (pdf) z zeszytu 2024-10 , nr katalogowy 150741 licencja: Osobista Produkt cyfrowy Nowość	10.00 zł

Zeszyt


PRZEGLĄD ELEKTROTECHNICZNY- e-zeszyt (pdf) 2024-10 licencja: Osobista Produkt cyfrowy Nowość	85.00 zł

Prenumerata

PRZEGLĄD ELEKTROTECHNICZNY - prenumerata cyfrowa
licencja: Osobista

Produkt cyfrowy
Nowość

762.00 zł

PRZEGLĄD ELEKTROTECHNICZNY - PAKIET prenumerata PLUS
licencja: Osobista

Szczegóły pakietu

Nazwa
PRZEGLĄD ELEKTROTECHNICZNY - PAKIET prenumerata PLUS (Prenumerata papierowa + dostęp do portalu sigma-not.pl + e-prenumerata)	1002.00 zł brutto 927.78 zł netto 74.22 zł VAT (stawka VAT 8%)

1002.00 zł

PRZEGLĄD ELEKTROTECHNICZNY - papierowa prenumerata roczna + wysyłka
licencja: Osobista

Szczegóły pakietu

Nazwa
PRZEGLĄD ELEKTROTECHNICZNY - papierowa prenumerata roczna	960.00 zł brutto 888.89 zł netto 71.11 zł VAT (stawka VAT 8%)
PRZEGLĄD ELEKTROTECHNICZNY - pakowanie i wysyłka	42.00 zł brutto 34.15 zł netto 7.85 zł VAT (stawka VAT 23%)

1002.00 zł

Zeszyt

2024-10

Twój Koszyk

Publikacja

Zeszyt

Prenumerata

Zeszyt

Czasopisma