Czasopismo | PRZEGLĄD ELEKTROTECHNICZNY | Rocznik 2019 - zeszyt 3

Sprz˛etowa implementacja dekodera LDPC w strukturze FPGA

Hardware implementation of the LDPC decoder in the FPGA structure

10.15199/48.2019.14

nr katalogowy: 118959
10.15199/48.2019.14

Streszczenie

W artykule przedstawiono sprze˛ towa˛ implementacje˛ dekodera LDPC (ang. Low-Density Parity-Check) w strukturze FPGA (ang. Field Programmable Gate Array). W celu zredukowania zło˙zono´sci implementacji wykorzystano algorytm MIN-SUM dla w˛ezłów bitowych (CNU) i w˛ezłów kontrolnych (VNU). W zrealizowanym dekoderze wykorzystano kod regularny (3,6) macierzy kontrolnej o wymiarach 512 x 1024 i zaimplementowano 4-bitowa˛magistrale˛ danych. Poprawnos´c´ działania dekodera zweryfikowano praktycznie

Abstract

The article presents the hardware implementation of the LDPC decoder (Low-density parity-check) in the FPGA structure (Field Programmable Gate Array). In order to reduce the complexity of the implementation, the Min-Sum algorithm for bit nodes (CNUs) and control nodes (VNUs) was used. The presented implementation was created using a regular code (3.6) of a 512 x 1024 control matrix. A 4-bit data bus was implement.

Słowa kluczowe

Keywords

Bibliografia

[1] Gallager R. G.: Low-Density Parity-Check Codes, MIT Press, (1963)
[2] Berrou C., Glavieux A., Thitimajshima P.: Near Shannon Limit Error-Correcting Coding and Decoding: Turbo-Codes, IEEE International Limit Conference on Communications, 2 (1993), 1064-1070
[3] MacKay D. J. C.: Good Error-Correcting Codes Based on Very Sparse Matrices, EEE Transactions on Information Theory, 45 (1999), n. 2, 399 - 431
[4] Zengyou S., Jin Z., Juan D.: Research of LDPC decoding based on LLR BP algorithm, Proceedings of 2011 Cross Strait Quad-Regional Radio Science and Wireless Technology Conference, 2 (2011), 889 - 892
[5] Li H., Guo J., Guo C., Wang D.: A low-complexity min-sum decoding algorithm for LDPC codes, IEEE 17th International Conference on Communication Technology (ICCT), (2017), 102 - 105
[6] Zhao M., Zhang X., Zhao L., Lee C.: Design of a High- Throughput QC-LDPC Decoder With TDMP Scheduling, IEEE Transactions on Circuits and Systems II: Express Briefs, 62 (2015), n. 1, 56 - 60
[7] Cohen A. E., Parhi K. K. : A Low-Complexity Hybrid LDPC Code Encoder for IEEE 802.3an (10GBase-T) Ethernet, IEEE Transactions on Signal Processing, 57 (2009), n. 10, 4085 - 4094
[8] Usman S., Mansour M. M., Chehab A.: A Multi-Gbps Fully Pipelined Layered Decoder for IEEE 802.11n/ac/ax LDPC Codes, IEEE Computer Society Annual Symposium on VLSI (ISVLSI), (2017), 194 - 199
[9] Li M., Lee Y., Huang Y., Liesbet Van der Perre: Area and energy efficient 802.11ad LDPC decoding processor, Electronics Letters, 51 (2015), n. 4, 339 - 341
[10] Adiono T., Prasetiadi A., Salbiyono A.: Efficient encoding for hardware implementation of IRA LDPC on 802.16 standard, International Symposium on Intelligent Signal Processing and Communication Systems, (2010), 1 - 4
[11] Hao H., Chen J., Zhou Y.: An irregular row weight problem resolution for DVB-S2 LDPC short frame, IEEE International Conference on Electronics Information and Emergency Communication (ICEIEC), (2017), 45 - 48
[12] Newagy F. A., Elramly S. H. : Novel technique for scaling down LDPC code lengths in DVB-T2 standard, International Conference on Telecommunications and Multimedia (TEMU), (2012), 180 - 184
[13] Tanner R. M.: A recursive Approach to Low Complexity Codes, IEEE Transactions of Information Theory, 27 (1981), n. 5, 533-547
[14] Sreemohan P. V., Nelsa S.: FPGA implementation of minsum algorithm for LDPC decoder, International Conference on Trends in Electronics and Informatics (ICEI), (2017), 821 - 826
[15] Roberts M. K., Sunny E.: Investigations on performance analysis of various soft decision based LDPC decoding algorithms, International Conference on Inventive Computing and Informatics (ICICI), (2017), 175 - 179
[16] Xu Y., Szczecinski L., Rong B., Labeau F., He D.,Wu Y., Zhang W.: Variable LLR Scaling in Min-Sum Decoding for Irregular LDPC Codes, IEEE Transactions on Broadcasting, 60 (2014), n. 4, 606 - 613
[17] Li W., Lin J., Wang Z., Banihashemi A. H.: An efficient post processing scheme to lower the error floor of LDPC decoders, IEEE 17th International Conference on Communication Technology (ICCT), 2017, 122 - 126
[18] Zhao J., Zarkeshvari F.: On Implementation of Min-Sum Algorithm and Its Modifications for Decoding Low-Density Parity- Check (LDPC) Codes, IEEE Transactions On Communications, 53 (2005), n. 4, 549 - 554

Jeśli masz wykupiony/przyznany dostęp - zaloguj się. Skorzystaj z naszych propozycji zakupu!

Publikacja


e-Publikacja (format pdf) - nr 118959 "Sprz˛etowa implementacja ..." licencja: Osobista Produkt cyfrowy	10.00 zł

Zeszyt


PRZEGLĄD ELEKTROTECHNICZNY - e-zeszyt (pdf) 2019-3 licencja: Osobista Produkt cyfrowy	55.00 zł

Prenumerata

PRZEGLĄD ELEKTROTECHNICZNY - prenumerata cyfrowa
licencja: Osobista

Produkt cyfrowy
Nowość

762.00 zł

PRZEGLĄD ELEKTROTECHNICZNY - PAKIET prenumerata PLUS
licencja: Osobista

Szczegóły pakietu

Nazwa
PRZEGLĄD ELEKTROTECHNICZNY - PAKIET prenumerata PLUS (Prenumerata papierowa + dostęp do portalu sigma-not.pl + e-prenumerata)	1002.00 zł brutto 927.78 zł netto 74.22 zł VAT (stawka VAT 8%)

1002.00 zł

PRZEGLĄD ELEKTROTECHNICZNY - papierowa prenumerata roczna + wysyłka
licencja: Osobista

Szczegóły pakietu

Nazwa
PRZEGLĄD ELEKTROTECHNICZNY - papierowa prenumerata roczna	960.00 zł brutto 888.89 zł netto 71.11 zł VAT (stawka VAT 8%)
PRZEGLĄD ELEKTROTECHNICZNY - pakowanie i wysyłka	42.00 zł brutto 34.15 zł netto 7.85 zł VAT (stawka VAT 23%)

1002.00 zł

Zeszyt

2019-3

Twój Koszyk

Publikacja

Zeszyt

Prenumerata

Zeszyt

Czasopisma