Proces testowania układu cyfrowego wymaga podania na jego wejścia sekwencji wektorów testowych (krótko - testów) i obserwacji odpowiedzi układu - stanów logicznych wyjść lub poboru prądu. Ponieważ koszt testowania jest proporcjonalny do czasu jego trwania, dąży się do znalezienia możliwie krótkiej sekwencji testów, która pozwoli wykryć jak najwięcej potencjalnych uszkodzeń. Miarą jakości sek[...]

Od samego początku technologia CMOS była przeznaczona dla układów cyfrowych do wszelkich zastosowań, w których podstawowym wymaganiem był mały pobór mocy. Bramki statyczne CMOS pobierały prąd w postaci krótkich impulsów w czasie zmiany stanów logicznych (co tworzy dynamiczny pobór mocy), natomiast pobór prądu w stanie ustalonym (statyczny pobór mocy) był znikomo mały. Toteż jeszcze do niedaw[...]

  W artykule opisano w zarysie realizowane w Zakładzie Metod Projektowania w Mikroelektronice IMiO PW prace badawcze służące rozwojowi najnowszych technologii realizacji systemów scalonych. Przedstawiono wybrane projekty zrealizowane w tradycyjnej technologii CMOS związane z przestrzenią kosmiczną oraz potencjalne możliwości i dotychczasowe wyniki badań oraz prace w ramach rozpoczętego projektu dotyczącego technologii FD-SOI (Fully-Depleted SOI), a także nad rozwojem alternatywnej, nowatorskiej koncepcji technologii VeSTIC (Vertical-Slit Transistor based Integrated Circuit). 1. WSTĘP Od lat siedemdziesiątych zespół związany z Zakładem Metod Projektowania w Mikroelektronice w Instytucie Mikroelektroniki i Optoelektroniki Politechniki Warszawskiej (ZMPM IMiO PW) rozwija metodologię projektowania układów scalonych i narzędzia CAD, projektuje złożone cyfrowe i analogowe układy do niestandardowych zastosowań, a także prowadzi badania nad nowymi przyrządami i układami dla przyszłych generacji systemów mikroelektronicznych. Przykładami projektowania niebanalnych układów specjalizowanych w tradycyjnej, ale zaawansowanej technologii CMOS, są projekty związane z przestrzenią kosmiczną opisane w rozdziale 2. Rozwój technologii CMOS wytwarzania układów scalonych natrafia jednak na szereg barier i podtrzymanie jego tempa nazywanego prawem Moore’a staje się problematyczne w zakresie głęboko submikrometrowych wymiarów układów. W szczególności, poważnym ograniczeniem wydajności i skalowania stało się odprowadzanie ciepła: gęstość wydzielanej mocy rośnie potęgowo ze zwiększaniem skali integracji, a możliwości redukcji napięcia zasilania wyczerpują się; wzrasta też udział mocy statycznej w rozpraszaniu energii (już w przypadku wymiaru charakterystycznego technologii CMOS 45 nm może on stanowić nawet ok. 70% mocy całkowitej). Równocześnie procesy technologiczne są coraz bardziej kosztowne (bardziej złożone i wykorzystujące drogie ma[...]