Wyniki 1-4 spośród 4 dla zapytania: authorDesc:"KAZIMIERZ WIATR"

Wielomodułowa 64-bitowa struktura funkcji exp() implementowana w układach FPGA

Czytaj za darmo! »

Gwałtowny rozwój platform obliczeniowych HPRC (ang. High Preformance Reconfigurable Computing), np. SRC-computers, DRC-computers, Cray, XtremeData pociaga za sobą wzrost liczby implementacji elementarnych funkcji matematycznych takich jak np. funkcja exp(). Do niedawna nie implementowano w układach FPGAoperacji zmiennoprzecinkowych ze względu na dużą zajmowaną powierzchnię układu. Jednak gw[...]

Wielościeżkowe równoległe przetwarzanie danych w sprzętowym systemie bezpieczeństwa klasy Firewall

Czytaj za darmo! »

W pierwszym etapie prac, realizowanych w ramach projektu badawczego dotyczącego sprzętowej implementacji systemu bezpieczeństwa klasy Firewall, autorzy skoncentrowali się na przygotowaniu odpowiedniej platformy testowo-uruchomieniowej oraz opracowaniu elementów warstwy komunikacyjnej, umożliwiającej eksploatację systemu w infrastrukturze sieci Ethernet [4][5]. Aby w pełni wykorzystać potencj[...]

Novel Reduced-Width Multiplier Structure Dedicated for FPGAs

Czytaj za darmo! »

Streszczenie. Niniejszy artykuł prezentuje nową strukturę układu mnożącego o skróconej szerokości z dodatkowym układem kompensacji błędu odcięcia. W przeciwieństwie do prezentowanych dotąd technik kompensacji błędu odcięcia, prezentowana architektura jest dedykowana dla układów programowalnych FPGA i nie wymaga dodatkowych zasobów logicznych a mimo to umożliwia znaczącą redukcję błędu. (Nowa struktura układu mnożącego o skróconej szerokości przeznaczona dla układów FPGA) Abstract. This paper describes a novel structure of reduced-width multiplier. The main idea is to use a special architecture to compensate for the truncation error. The architecture is dedicated to FPGAs (Filed Programmable Gate Arrays) and does not require any additional FPGAs resources in comparison to the direct t[...]

Zastosowanie układów rekonfigurowalnych we wspomaganiu operacji sortowania danych


  Sortowanie jest podstawową operacją realizowaną przez systemy eksploracji danych (ang. data mining). W takich zastosowaniach jak na przykład systemy baz danych może być ono krytyczne, decydując o wydajności całej aplikacji. Operacja sortowania jest konieczna podczas indeksowania danych, bez której nie może obyć się żadne rozwiązanie służące składowaniu, analizie czy przeszukiwaniu informacji. Zgodnie z powszechną opinią operacja sortowania nie jest odpowiednia do akceleracji sprzętowej. Jest tak dlatego, że nie ma dostatecznie dużej złożoności obliczeniowej. W przypadku sortowania jako bardziej krytyczny dla wydajności wskazywany jest wydajny kanał transmisji sortowanych danych, a nie element wykonujący operację. Dla optymalnych algorytmów sortowania złożoność obliczeniowa to jedynie O(N∗lgN), gdzie N to liczba sortowanych wyrażeń. W rozwiązaniach opartych o współcześnie dostępne media transmisyjne, również wydajność obliczeniowa procesora sortującego nabiera znaczenia. Na przykład, dla łącza SATA trzeciej generacji przepustowość wynosi 6 Gbit/s. Jest więc możliwa transmisja W = 100 M 8-bajtowych rekordów danych w ciągu sekundy. Aby posortować te dane należy wykonać W∗lgW = 2,6 G operacji typu porównaj i zamień (ang. compare and swap). Takie zadanie obliczeniowe może być znaczące nawet dla współcześnie dostępnych procesorów CPU. W zaproponowanym tutaj procesorze sprzętowym ze względu na konieczną prostotę, zaimplementowano algorytm Merge- Sort [3]. Polega on na łączeniu wstępnie posortowanych list. A zatem kompletny system sortujący wymaga dodatkowo użycia CPU. W założeniu zasada działania systemu polega na wstępnym sortowaniu przez CPU krótkich list, a następnie ich scalanie przez kooprocesor sprzętowy. Zasada łączenia sortowania Merge-Sort z innym algorytmem jest powszechnie stosowania przy budowie najbardziej wydajnych systemów sortowania [2]. Okazuje się, że mimo iż metoda Merge-Sort nie jest optymalna obli[...]

 Strona 1