Wyniki 1-8 spośród 8 dla zapytania: authorDesc:"BOGDAN PANKIEWICZ"

Układ wspomagania sterowania maksimum mocy modułów fotowoltaicznych

Czytaj za darmo! »

W artykule przedstawiono układ wspomagania sterowania mocą pobieraną z modułu fotowoltaicznego. Na wstępie przedstawiono i omówiono model ogniwa fotowoltaicznego. Następnie, bazując na właściwościach modułów fotowoltaicznych zaproponowano układ wspomagający system mikrokontrolera w sterowaniu przetwornicą impulsową DC/DC. W części końcowej przedstawiono wstępne wyniki pomiarów wykonanego układu prototypowego. Badany układ prototypowy zawiera przetwornicą impulsową zasilaną z modułu fotowoltaicznego, sterowaną mikrokontrolerem ATmega1280 poprzez przebieg PWM i wspomaganą w stabilizacji punktu maksimum mocy zaproponowanym układem stabilizacji napięcia. Abstract. The circuit for photovoltaic module power maximization is presented. First, the major properties of a solar cell are investig[...]

Multiple output second-generation current conveyor utilizing high frequency output stage DOI:10.15199/48.2017.08.11

Czytaj za darmo! »

Since its introduction [1] current conveyors have been widely used in analogue signal processing applications. To date, many variations of current conveyors have been presented, both with positive and negative current gains, of generations identified from I to III and also having multiple outputs [2-6]. In this paper, a multiple output secondgeneration current conveyor (MOCCII) is presented. It has Y and X inputs and 3 outputs: ZP, ZM1 and ZM2. Output ZP is the positive one while ZM1 and ZM2 are two independent negative outputs. The MOCCII graphical symbol and terminals voltages and currents are defined in Fig. 1. A matrix equation describing ideal electrical properties is given in by (1). (1)                                                    2 1 2 1 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 ZM ZM ZP X Y ZM ZM ZP X Y i i i i v i i i v i From (1) it is obvious that MOCCII element is equivalent to 2 negative and 1 positive second-generation curre[...]

Programowalny zlinearyzowany wejściowy stopień wzmacniacza transkonduktancyjnego CMOS

Czytaj za darmo! »

Programowalne wzmacniacze transkonduktancyjne OTA (ang. Operational Transconductance Amplifier) CMOS o dużej dynamice przetwarzanych sygnałów i szerokim paśmie są szeroko stosowane w wielu układach analogowych i systemach analogowo-cyfrowych. Stosowanie ich w filtrach czasu ciągłego typu OTA-C umożliwia realizację różnorodnych zadań przetwarzania sygnałów [1,2]. Ostatnio popularne stały się[...]

ASIC Design Example of Complex SoC with FPGA Prototyping

Czytaj za darmo! »

The paper presents an example of the System on a Chip design, where the FPGA prototyping has been used. Two FPGA prototypes have been realized. The first FPGA prototype uses AVNET board containing Xilinx Virtex4 device accompanied by custom board with required devices. The second FPGA prototype has been built using the custom PCB with Xilinx Virtex-4 XC4VLX60 FPGA accompanied by all needed external components. The final system contains the custom UMC CMOS 130nm ASIC, designed from the FPGA prototypes. Streszczenie. W artykule przedstawiono przykład projektu złożonego cyfrowego układu scalonego z wykorzystaniem prototypowania z użyciem układów FPGA. Wykonano dwa prototypy FPGA. Pierwszy z nich bazuje na gotowej płytce ewaluacyjnej zawierającej układ Xilinx Virtex-4, do której zaprojektowano dodatkową płytkę drukowaną. Drugi prototyp zawiera układ FPGA Xilinx XC4VLX60 wraz ze wszystkimi niezbędnymi komponentami. Końcowy projekt systemu zawiera układ ASIC wykonany w technologii CMOS 130nm firmy UMC (Przykład projektu układu ASIC zawierającego złożony SoC z wykorzystaniem prototypowania FPGA). Słowa kluczowe: układ FPGA, układ ASIC, projektowanie i weryfikacja, prototypowanie. Keywords: FPGA, ASIC, design and verification, prototyping. Introduction Nowadays the design of digital system is very challenging task. The main problem is the system complexity. Typical design usually consists of many sub blocks, each of them containing a large number of digital gates and Flip-Flops (FFs). Additionally, there are various external devices which generate and receive data. To provide the correct operation of the design, the thorough testing and verification has to be done, which usually takes about 80% of the total design time. The second problem is that there is no universal simulator that can cover the whole system before the fabrication. Of course, there are many simulators which can be used for particular sub blocks, but simulation of the whole[...]

Sprzętowo-programowa analiza obrazu otrzymanego z detektora obiektów ruchomych


  Sieci sensorowe stanowią jedną z technik pozyskiwania danych środowiskowych. Rozwój mikroelektroniki oraz zwiększająca się dostępność coraz bardziej energooszczędnych podzespołów umożliwiają praktyczne realizacje takich systemów monitorujących. W niniejszym artykule przedstawiono zasadę działania jednego z podbloków węzła sieci sensorowej realizującej monitorowanie ruchu dużych obiektów. W tym celu w węźle sieci wykorzystuje się kamerę o niskiej rozdzielczości w celu obserwacji dozorowanego obszaru. Następnie obraz jest przetwarzany przez wiele kolejnych stopni realizujących: detekcję obiektów ruchomych [1,2], analizę obrazu po detekcji [3], realizację funkcji transmisji radiowej danych oraz ich szyfrowania i deszyfrowania. W niniejszym artykule przedstawiona jest realizacja j[...]

Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264 DOI:10.12915/pe.2014.09.15

Czytaj za darmo! »

W artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem x.264 i jest przeznaczony do sprzętowego wspierania kompresji wideo. Abstract. In the paper a configurable digital motion estimation accelerator for H.264 video compression standard has been described. The accelerator has been implemented in the FPGA and then in the ASIC using the 90 nm UMC technology. These two implementations were successfully verified. Detailed measurement results have been compared with results presented in some papers in the topic of video compression. The system has been optimized for easy integration with x.264 encoder software and is devoted to accelerate video compression. (Digital accelerator of selected H.264 video compression modules). Słowa kluczowe: kompresja wideo, H.264, estymacja ruchu, ASIC. Keywords: video compression, H.264, motion estimation, ASIC. doi:10.12915/pe.2014.09.15 Wstęp Estymacja ruchu (ang. motion estimation) jest jednym z najbardziej złożonych obliczeniowo modułów enkodera wideo standardu H.264. Wzrost złożoności mechanizmów estymacji ruchu w stosunku do poprzednich standardów spowodował, że obecnie od 50 do 80 procent mocy obliczeniowej całego enkodera jest przeznaczone na obsługę algorytmów związanych z ME [1]. W związku z tym coraz częściej do implementacji algorytmów ME stosuje się dedykowane sprzętowe moduły cyfrowe - akceleratory [1, 2]. Poniżej przedstawiono konfigurowalny akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został wstępnie zaimplementowany w układzie FPGA VIRTEX6-VLX365T, a następnie w[...]

Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych DOI:10.15199/48.2015.09.25

Czytaj za darmo! »

W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotną transformację DCT oraz kwantyzację i dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Został on pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontrolą systemu Linux i jest przeznaczony do sprzętowego wspierania kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małą powierzchnię rdzenia opisany akcelerator może łatwo zostać zintegrowany z sensorem wizyjnym. Abstract. In the paper a customizable digital Discrete Cosine Transform accelerator for the H.264 video compression standard has been described. The accelerator also performs the inverse DCT, quantization and dequantization. The accelerator was initially implemented in the FPGA. It has been successfully verified, then implemented in an ASIC using the 90 nm UMC technology. Detailed test results of the accelerator ASIC were compared to other results available in the literature. Functionality of the accelerator has been described in detail in the paper. The testing system has been optimized for easy integration with the x.264 encoder software running under Linux OS and is devoted to accelerate HD video compression. Due to the low power consumption and a small area of the core described accelerator can be easily integrated with the video sensor. (DCT transform accelerator for image compression in vision sensors). Słowa kluczowe: kompresja wideo, H.264, DCT, kwantyzator, dekwantyzator, ASIC. Keywords: video compression, H.264, DCT, quantizer, dequantizer, ASIC. Wprowadzenie Transforma[...]

Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych DOI:10.15199/13.2016.10.12


  H.264 intra-prediction accelerator for image compression in vision sensors Streszczenie W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu "intra" dla makrobloków luminancji o wymiarach 4×4 i 16×16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontrolą systemu operacyjnego Linux i jest przeznaczony do sprzętowej akceleracji kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małą powierzchnię rdzenia opisany akcelerator może łatwo zostać zintegrowany z sensorem wizyjnym. Słowa kluczowe: kompresja wideo, H.264, predykcja wewnątrzramkowa, predykcja intra, sensor wizyjny, ASIC Abstract In the paper a customizable digital intra-prediction accelerator for the H.264 video compression encoder has been described. The accelerator performs 4×4 and 16×16 luma macroblock prediction. The accelerator was initially implemented in the FPGA, where it has been successfully verified and then it has been implemented in an ASIC using the 90 nm UMC technology. Detailed test results of the accelerator ASIC were compared to other results available in the literature. Functionality of the accelerator has been described in detail in the paper. The testing system has been optimized for easy integration with the x.264 encoder software running under Linux OS and is devoted to accelerate HD video compression. Due to the low power consumption and a small area of the core described accelerator can be easily integrated with the video sensor. [...]

 Strona 1