Wyniki 1-10 spośród 24 dla zapytania: authorDesc:"DARIUSZ KANIA"

Synteza logiczna przeznaczona do układów CPLD

Czytaj za darmo! »

Struktury matrycowe (ang. CPLD - Complex Programmable Logic Devices) stanowią jedną z najbardziej popularnych grup układów programowalnych. Architektura tych układów obejmuje programowalną matrycę połączeń (ang. PIA - Programmable Interconnect Array) otoczoną na obrzeżach kon- figurowalnymi komórkami logicznymi. Charakterystycznym elementem komórki, występującym w większości układów CPLD je[...]

An universal USB module for programming digital signal processors presented on the example of TI DSK6711 and TI DSK6713 modules DOI:10.12915/pe.2014.06.038

Czytaj za darmo! »

This article presents a device that allows loading a program into a signal processor’s memory and its execution without the need to use a computer and a specialized environment. The device allows to program a DSP with a file from a USB stick memory and exchange data from the DSP with the computer through the USB interface. The device can be applied in all industries where microprocessors are used and where the access to a computer or expensive programming environments is limited. The benefits of the device are as follows: faster action, no software license necessary, smaller size of the equipment (greater mobility), universal compatibility with different environments and interfaces, real-time processing, easy manufacturing and configuration. Streszczenie. W artykule zaprezentowano urządzenie, które umożliwia załadowanie programu do pamięci procesora sygnałowego i jego wykonywanie bez potrzeby używania komputera i specjalistycznego środowiska. Urządzenie umożliwia programowanie procesora plikiem z pamięci USB oraz wymianę danych procesora z komputerem poprzez interfejs USB. Urządzenie może być wykorzystane w każdej gałęzi przemysłu, gdzie są wykorzystane mikroprocesory, a szczególnie w warunkach, gdzie nie zawsze możliwy jest dostęp do komputera czy drogich środowisk programistycznych. Korzyści z zastosowania urządzenia to przyspieszony czas działania, brak konieczności zakupu licencji na oprogramowanie, mniejsze gabaryty używanego sprzętu (większa mobilność), uniwersalność współpracy z różnymi środowiskami i interfejsami, praca w czasie rzeczywistym, łatwość wykonania i konfiguracji. Uniwersalny moduł USB do programowania procesorów sygnałowych na przykładzie modułów TI DSK6711 i TI DSK6713. Keywords: USB interface, DSP, data transmission, digital signal processing. Słowa kluczowe: interfejs USB, procesor sygnałowy, transmisja danych, cyfrowe przetwarzanie sygnałów. doi:10.12915/pe.2014.06.38 Introduction Microprocessors are found i[...]

Układy MAX II - nowe spojrzenie na architekturę struktur CPLD

Czytaj za darmo! »

Dwa ostatnie dziesięciolecia zaznaczyły się niezwykle dynamicznym rozwojem zachodzącym w szeroko rozumianej dziedzinie technik elektronicznych. W szczególności szereg spektakularnych osiągnięć odnotowano w mikroelektronice, głównie w zakresie układów logicznych. W chwili obecnej, dzięki wzrostowi stopnia scalenia stało się możliwe projektowanie bardzo zaawansowanych i złożonych systemów logi[...]

Kodowanie stanów samokorekcyjnych układów sekwencyjnych

Czytaj za darmo! »

Rozwój układów programowalnych doprowadził do wyraźnego wyodrębnienia się dwóch głównych grup układów tzn. układów CPLD (ang. Complex Programmable Logic Devices) i układów FPGA (Field Programmable Gate Array) [6]. Układy CPLD zwane układami matrycowymi zawierają programowalną matrycę logiczną oraz konfigurowalne bloki logiczne podobne do prostych układów PLD, zawierające programowalną matry[...]

Wykorzystanie elementu XOR w syntezie logicznej przeznaczonej dla programowalnych struktur CPLD typu PAL

Czytaj za darmo! »

Układy matrycowe CPLD (ang. Complex Programmable Logic Devices) stanowią jedną z głównych grup oferowanych na rynku programowalnych struktur logicznych.Większość z nich wykorzystuje architekturę typu PAL (ang. Programmable Array Logic), której cechą charakterystyczną jest programowalna matryca iloczynów i nieprogramowalna (stałe połączenia) matryca sum. Rdzeniem matrycowych struktur programowalnych CPLD jest blok logiczny typu PAL zawierający pewną liczbę iloczynów k (najczęściej k = 3,5,8) dołączonych na stałe do wejść bramki sumy logicznej (rys. 1). Jednym z głównych problemów w syntezie logicznej dedykowanej tym strukturom jest efektywne wykorzystanie dostępnej liczby iloczynów zawartych w blokach typu PAL. Bloki logiczne układów CPLD oprócz iloczynów zawierają również pew[...]

Metoda dekompozycji ukierunkowana na elementy XOR


  Układy matrycowe (CPLD - Complex Programmable Logic Devices) wraz z układami FPGA (Field Programmable Gate Array) stanowią obecnie dwie najpopularniejsze grupy układów programowalnych. Popularność układów CPLD związana jest przede wszystkim z przewidywalnymi (stałymi) czasami propagacji sygnałów. Rdzeniem obecnie dostępnych na rynku układów CPLD jest struktura podobna do układów PAL (Programmable Array Logic). Podstawową komórkę stanowi blok logiczny typu PAL, zawierający pewną liczbę iloczynów (zazwyczaj od 3 do 8) dołączonych do bramki sumy logicznej (rys. 1). Bloki logiczne układów CPLD wyposaża się dodatkowo w: konfigurowalne przerzutniki, różnego typu mechanizmy umożliwiające elastyczny rozdział iloczynów do poszczególnych sum (programowalne rozdzielacze, ekspandery itp.), wyjściowe bufory trójstanowe, bramki XOR. Jednym z podstawowych problemów syntezy logicznej dedykowanej dla struktur CPLD jest jak najlepsze wykorzystanie iloczynów dostępnych w blokach logicznych. Rozrzutność w gospodarowaniu blokami typu PAL może przełożyć się na potrzebę wykorzystania większej struktury programowalnej. To z kolei pociąga za sobą szereg problemów związanych m.in. ze: wzrostem poboru prądu, sposobami odprowadzania ciepła, czy zakłóceniami elektromagnetycznymi generowanymi przez strukturę programowalną [6]. W przypadku układów CPLD oraz FPGA istota efektywnej syntezy wiąże się bezpośrednio z dopasowaniem realizowanych funkcji logicznych do architektury układu programowalnego. Niezwykle ważnych elementem tego dopasowania jest dekompozycja, która stanowi kluczowy element syntezy logicznej [10, 11]. Istnieje wiele różnych sposobów rozwiązania tego problemu. Możliwe jest opracowanie metod dekompozycji bezpośrednio przeznaczonych dla układów CPLD typu PAL [9] lub zaadoptowanie strategii wykorzystywanych dotychczas tylko dla układów FPGA [8]. Tego typu podejścia prowadzą do bardzo dobrych rozwiązań, ponieważ pozwalają na odpowiednie wpaso[...]

State minimization by means of incompatibility graph coloring


  The mathematical model of a sequential circuit is a Finite State Machine (FSM). A Finite State Machine is generally defined as a five-tuple: {X, Y, S, δ, λ}, where: X is a finite input alphabet, Y is a finite output alphabet, S is a finite set of states, δ is the transition function, and λ is the output function. The transition function of an FSM determines the next state of the automaton (S+), and the output function determines outputs. The structure of the FSM is presented in Fig. 1. Internal states of an FSM are given mostly symbolic values. FSMs can be represented by a State Transition Table (STT). Every row of an STT corresponds to a transition between two states of the machine. The rows are divided into four columns corresponding to the primary inputs, present states, next states, and primary outputs (the kiss format). The rows of a STT are called symbolic implicants. An example of a state transition graph, with a corresponding STT, is presented in Fig. 2. Fig. 1. The structure of an FSM Rys. 1. Schemat blokowy układu sekwencyjnego Fig. 2. A state transition graph and a corresponding STT Rys. 2. Graf przejść automatu z odpowiadającą mu tablicą przejść-wyjść X Y S Clk S+ s1 1/01 s2 0/10 0/11 1/00 1 s1 s1 01 0 s1 s2 11 0 s2 s2 10 1 s2 s1 00 S+ X S Y Podsumowanie W artykule przedstawiono układ sterowanego cyfrowo aktywnego oscylatora harmonicznego, w którym jako elementy inercyjne wykorzystano dwa popularne wzmacniacze operacyjne TL081. Badania prezentowane w pracy motywowane były potrzebą poszukiwania rozwiązań układowych dla tego typu obwodów. Zaletą prezentowanego w pracy obwodu jest zapewnienie możliwości cyfrowego przestrajania jego parametrów (zarówno częstotliwości jak i amplitudy). Układy projektowane w oparciu o prezentowaną w pracy koncepcję teoretyczną m[...]

Dekompozycyjna metoda kodowania stanów wewnętrznych automatu skończonego ukierunkowana na minimalizację mocy

Czytaj za darmo! »

W artykule przedstawiono metodę kodowania stanów wewnętrznych automatów skończonych ukierunkowaną na minimalizację poboru mocy. Zaproponowano algorytm bazujący na tworzeniu drzewa binarnego, którego węzły powstają na wskutek podziału automatu skończonego. Przeprowadzone badania eksperymentalne wskazują, że proponowany algorytm prowadzi do zmniejszenia poboru mocy, jak również zmniejszenia powierzchni układu w porównaniu do algorytmów kodowania już opracowanych. Abstract. This paper presents a state assignment method oriented to reduction of power consumption in Finite State Machines. The proposed algorithm is based on creating a binary tree whose nodes are created by sharing a finite state automaton. The experimental results show that the proposed algorithm leads to the reduction in power consumption compared to the state encoding algorithms have already been developed. The reducing of circuits' area is observed too. (A decomposition state assignment method of finite state machines oriented towards minimization of power). Słowa kluczowe: pobór mocy, kodowanie stanów, automat skończony. Keywords: power dissipation, state assignment, finite state machine. Wstęp W ostatnim czasie obserwujemy dynamiczny rozwój urządzeń mobilnych. Każdy z nas chciałby mieć długo pracujący bez zewnętrznego zasilania przenośny komputer, telefon komórkowy itp. Równocześnie pojawiają się coraz większe problemy z odprowadzaniem ciepła, będącego wynikiem pracy układów scalonych. W tej sytuacji niezwykłego znaczenia nabiera umiejętność wytwarzania układów cyfrowych zużywających jak niemniejszą ilość energii. Projektowanie układów energooszczędnych wiąże się bezpośrednio z dwoma metodologiami działania. Pierwsza, związana jest z ciągłym udoskonalaniem technologii wytwarzania układów cyfrowych ukierunkowanym na tworzenie struktur energooszczędnych. Wiąże się z nią między innymi ciągła miniaturyzacja, obniżanie napięć zasilania itp. Druga strategia, możliwa do [...]

BDD z atrybutem negacji w syntezie ukierunkowanej na elementy XOR


  Struktury matrycowe CPLD (ang. Complex Programmable Logic Devices) stanowią jedną z grup układów programowalnych. Architektura tych układów obejmuje programowalną matrycę połączeń otoczoną na obrzeżach konfigurowalnymi komórkami logicznymi. Charakterystycznym elementem komórki, występującym w większości układów CPLD jest blok kombinacyjny podobny do struktury PAL. Zawiera on pewną, stałą, czasami zmienną liczbę iloczynów dołączonych do sumy. Tego typu blok zwykle nazywany jest blokiem logicznym typu PAL. Blok ten występuje w większości dostępnych obecnie na rynku układów CPLD. Struktury takie można precyzyjnie nazwać układami CPLD typu PAL, w odróżnieniu od drugiej, obecnie bardzo mało popularnej rodziny układów zwanych układami CPLD typu PLA. Charakterystycznym elementem bloków logicznych zawartych w strukturach CPLD jest bramka XOR. Obecność tego elementu może istotnie wpłynąć na efektywność syntezy, której nadrzędnym celem jest minimalizacja liczby iloczynów. Obecność bramki XOR pozwala na bezproblemową realizację funkcji z warunków działania, bądź niedziałania, umożliwia negację wyrażeń, co bezpośrednio wpływa na możliwość ograniczenia liczby iloczynów niezbędnych do realizacji funkcji. Uogólniona struktura bloku logicznego typu PAL z elementem XOR przedstawiona jest na rys. 1. Klasyczna metoda syntezy układów realizowanych w strukturach CPLD typu PAL, przedstawiona między innymi w pracach [1, 5] rozpoczyna się zwykle dwupoziomową minimalizacją wykonywaną dla każdej funkcji oddzielnie, po której następuje etap odwzorowania technologicznego zminimalizowanej postaci funkcji w k-iloczynowych blokach logicznych typu PAL. W przypadku funkcji, będących sumą p implikantów (p>k), zachodzi potrzeba wykorzystywania większej liczby bloków poprzez wprowadzanie sprzężeń zwrotnych zwiększających czas propagacji sygnału. Tego typu metodologia jest powszechnie wykorzystywana w komercyjnych systemach syntezy. Znane są oczywiście od daw[...]

Sprzętowa realizacja programu sterowania w strukturach FPGA

Czytaj za darmo! »

W artykule przedstawiono oryginalną metodę realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram) w strukturach programowalnych. Istota przedstawionego w artykule rozwiązania tkwi w oryginalnym algorytmie wyszukiwania sekwencyjności i równoległości zdarzeń, które opisane są za pomocą tzw. grafu kolejności segmentów. Graf ten stanowi pomost pomiędzy opisem programu sterowania w postaci LD a opisem struktury w postaci języka opisu sprzętu. Abstract. The paper presents an original method of implementing control programs, represented in Ladder Diagram (LD) format, in Programmable Logic Devices. The essence of the solution proposed in the paper consists in an original algorithm of extracting events that have to be processed sequentially, or can be processed concurrently. For this purpose a Network Ordered Graph is used. The graph is a link between a control algorithm described in Ladder Diagram, and the same algorithm described in Hardware Description Language (HDL). (Hardware Implementation of a control program in FPGA structures). Słowa kluczowe: programowalne sterowniki logiczne, język diagramów stykowych, układy logiki programowalnej, sprzętowa realizacja programu sterowania, FPGA. Keywords: Programmable Logic Controller, Ladder Diagram, Programmable Logic Device, hardware control program realisation, FPGA. Wstęp Programowalne sterowniki logiczne (ang. PLC - -Programmable Logic Controller) zdominowały współczesne systemy automatycznego sterowania. Wykorzystywane są zarówno do realizacji prostych zadań, jak i bardzo skomplikowanych algorytmów sterownia, występujących powszechnie w rozbudowanych liniach przemysłowych [1]. Realizacja skomplikowanych algorytmów sterowania wymaga coraz większych mocy obliczeniowych. Istotne jest również skrócenie czasu obiegu pętli głównej programu (ang. scan cycle), co ma szczególne znaczenie w sytuacji obiektów, charakteryzujących się szybkimi zmianami sygnałó[...]

 Strona 1  Następna strona »