Wyniki 1-10 spośród 13 dla zapytania: authorDesc:"A. Pfitzner"

Zastosowanie algorytmu ewolucyjnego do znajdowania przybliżeń początkowych w symulacji struktur półprzewodnikowych

Czytaj za darmo! »

Symulacja przyrządów półprzewodnikowych, oparta na rozwiązaniu równań transportu, wymaga wyznaczenia przybliżeń początkowych rozkładu potencjału i koncentracji nośników dla zainicjowania procedury numerycznej. Istniejące analitycznonumeryczne metody ich wyznaczania, np. [1], nie są uniwersalne, co komplikuje i wydłuża obliczenia wstępne, a zastosowane uproszczenia mogą powodować nawet brak z[...]

Zastosowanie algorytmu ewolucyjnego do znajdowania przybliżeń początkowych w symulacji struktur półprzewodnikowych

Czytaj za darmo! »

Symulacja przyrządów półprzewodnikowych, oparta na rozwiązaniu równań transportu, wymaga wyznaczenia przybliżeń początkowych rozkładu potencjału i koncentracji nośników dla zainicjowania procedury numerycznej. Istniejące analitycznonumeryczne metody ich wyznaczania, np. [1], nie są uniwersalne, co komplikuje i wydłuża obliczenia wstępne, a zastosowane uproszczenia mogą powodować nawet brak z[...]

Calibration aided evaluation of interconnection capacitances for statistical simulation of IC’s with heterogeneous isolating materials

Czytaj za darmo! »

Growing complexity of VLSI systems causes an increase of the chip area. Simultaneously, its significant part is occupied by interconnections between rising number of blocks and devices. As a result, phenomena occurring in the metallization lines become very important and in many cases crucial to the characteristics of the circuit, so possibility to predict parameters of these lines, such as parasitic capacitances, are indispensable in the process of verification of the design. Very precise evaluations of interconnection capacitances can be provided by numerical solutions, but they are too timeconsuming, especially in the case of statistical simulations. So, analytical or empirical models, accurate as much as possible, are necessary. Usually, such models are developed for simpl[...]

Wpływ rozrzutu procesu technologicznego na parametry scalonych układów RF i jego redukcja przez autokalibrację

Czytaj za darmo! »

Komunikacja bezprzewodowa stacjonarna jak i mobilna stała się faktem, z którym stykamy się, na co dzień. Szczególną popularność w ostatnich latach zdobyły standardy znane pod nazwami handlowymi GSM/UMTS (telefonia komórkowa), bluetooth (transmisja danych krótkiego zasięgu) iWiFi/WiMAX (bezprzewodowy internet), umożliwiające realizację tanich systemów komunikacji bezprzewodowej w zakresie kilku GHz z szybkością transmisji danych od kilku do kilkudziesięciu Mb/s. Kluczowym blokiem modułu komunikacji bezprzewodowej jest układ transceivera RF, który realizuje funkcje przetwarzania sygnałów radiowych w zakresie wysokiej częstotliwości (w.cz.), opcjonalnie - pośredniej częstotliwości (p.cz.) oraz modulacji i demodulacji sygnału w paśmie podstawowym (baseband). W ostatnich latach uda[...]

Simulation based feasibility study of Junction Vertical Slit Field-Effect Transistor (JVeSFET)

Czytaj za darmo! »

This paper presents simulated DC characteristics of deep-submicron JFETs conforming to the principle of extreme layout regularity, that is a foundation of a new Vertical Slit geometry ICs (VeSTICs) vision proposed in [4]. Exploration of parameter space of this fully symmetrical dual gate JVeSFETs has been performed. As a conclusion an assessment of applicability of these devices in nano-size era SoCs is proposed. Streszczenie. W pracy przedstawiono oparte na symulacjach stałoprądowych studium wykonalności tranzystora polowego złączowego o głęboko submikrometrowych wymiarach, spełniającego wymagania ekstremalnej regularności layoutu wg zaproponowanej przez W. Malego [4] koncepcji pionowej szczelinowej geometrii układow scalonych VeSTIC. Taki symetryczny dwubramkowy JVeSFET proponowany jest do integracji w SoC. (Studium wykonalności złączowego tranzystora polowego o geometrii wertykalno-szczelinowej (JVeSFET)) Keywords: JFET, Vertical-Slit Transistor Integrated Circuit, JVeSFET Słowa kluczowe: JFET, wertykalna szczelinowa geometria układów scalonych, JVeSFET Introduction In last decade applications of junction field-effect transistors have been limited to few constantly shrinking niches, mainly as a pivotal component of radiation hardened analogue/digital circuits [1], [2]. This may change soon. In the deep-submicron era shortcomings of JFETs seem to be less pronounced and advantages to be more attractive. Especially attractive today seem to be: a potential for achieving superior Ion to Ioff ratio, low leakage currents and perhaps high level of radiation immunity as well as low noise [3]. This paper presents a simulation based feasibility study devoted to the deep-submicron JFETs, geometry of which has been dictated by the requirement for an extreme layout regularity that is a foundation of a new Vertical Slit geometry ICs (VeSTICs) vision, proposed by Maly in [4]. Owing to this geometry (Fig. 1) JFETs may be integrated in VeSTICs t[...]

 Strona 1  Następna strona »