Wyniki 1-10 spośród 11 dla zapytania: authorDesc:"EDWARD HRYNKIEWICZ"

A/D converter for sensor characteristics linearization


  Due to the obvious fact that sensors transfer characteristics are often non-linear, it is necessity to carry-out a linearization of such characteristics. It may be done by introducing nonlinearity to a measurement transducer, by applying static converter with reverse nonlinearity to a sensor characteristic or in microprocessor system by software way or by using memory as a look-up-table converter [1, 4, 6]. But if digital signal processing is used it is necessary first to convert an analogue measured value to a digital one using A/D converter and next carried-out a linearization. Such approach is time and resources consuming. The author of this work proposes to use linearizing A/D converter for such purposes [1]. The linearization may be carried-out during conversion time what is, for instance, important for fast operating PLCs. Two types of linearizing A/D converted are considered: A/D converter with voltage-to-frequency indirect conversion and dual slope A/D converter. Both approach are suitable to use with measuring transducers. Linearizing A/D converter with intermediate U/f conversion When in measuring system an A/D converter with indirect U/f conversion is used a linearization of transducer transfer characteristic can be completed by introducing a rate multiplier [2, 5] between U/f module and a pulse counter. The programming numbers applied to a rate multiplier are set-up in such a manner that the linear relat[...]

Analiza szumu modulacyjnego cyfrowego generatora sinusoidalnego z modulacją sigma-delta

Czytaj za darmo! »

Koncepcja cyfrowa, generacja przebiegu sinusoidalnego z wykorzystaniem modulacji sigma-delta w pętli sprzężenia zwrotnego została zaproponowana w pracy [6], a następnie rozwinięta w pracy [7]. W tej pracy autorzy zajęli się analizą szumu modulacyjnego występującego w tego typu układach. Dla potrzeb badań generatora przyjęto, że rozważania odnosić się będą do układu z rys. 1. W sposób szczególny dotyczyć muszą sygnału wyjściowego Y, będącego strumieniem bitowym sigma-delta, w którym zakodowany jest przebieg sinusoidalny, oraz sygnału S2 z wejścia modulatora sigma-delta będącego dwukrotnie akumulowanym przebiegiem Y, stanowiącym pierwowzór sygnału Y przed modulacją. W rozważaniach i ilustracjach przyjęto, że sygnał sinusoidalny ma postać ogólną: gdzie: φ0 jest wskaźnikiem [...]

System wieloprocesorowy do badania układów arbitrażu – rozwiązanie sprzętowe


  Architektura prezentowanego systemu wieloprocesorowego jest rozwinięciem zaprojektowanego wcześniej 8-bitowego systemu wieloprocesorowego, który został opisany w [3]. Schemat blokowy obrazujący ideę działania tego zmodyfikowanego systemu wieloprocesorowego przedstawia rys. 1. Cały system możemy podzielić na bloki funkcjonalne, które ze sobą współpracują. Jeden z procesorów jest wyróżniony i nazwany master. Pozostałe, znajdujące się w systemie procesory, są jednostkami podległymi i każdy z nich jest nazwany slave. Wszystkie procesory wyposażono w pamięci lokalne. Procesor master steruje całym systemem. Może on uruchomić poszczególne jednostki slave używając systemu przerwań. W tym celu, poprzez magistralę globalną, master ustawia w rejestrze zgłoszeń przerwań odpowiednie bity. Ustawione przerzutniki wysyłają do odpowiadających sobie procesorów slave aktywne sygnały INT. Uruchomione poprzez przerwania jednostki podległe wykonują zadania i na końcu swojej pracy zerują swoje przerzutniki w rejestrze zgłoszeń przerwań. Wydajność systemu wieloprocesorowego określana jest poprzez pomiar czasu wykonania całego programu. Czas jest mierzony do momentu gdy wszystkie bity Qi rejestru przerwań zostaną wyzerowane. Procesor master ma również swój przerzutnik w rejestrze zgłoszeń przerwań a odpowiadający jemu bit Q0 procesor ten ustawia jak i zeruje na drodze programowej. Realizując swoje zadanie, każdy z procesorów próbuje zapisać lub odczytać dane z pamięci globalnej. W tym celu wysyła swój sygnał zgłoszenia/REQUEST do układu arbitrażu. Gdy arbiter zezwala zgłaszającej się jednostce przejąć magistralę, to wysyła do niej sygnał zwrotny/GRANT. Procesory, które wysłały swoje zgłoszenia ale nie dostały zezwolenia na przejęcie magistrali globalnej, są utrzymywane w stanie WAIT (brak sygnału READY). W tak zaprojektowanym systemie układ arbitrażu jest samodzielnym modułem. Ułatwione jest zatem badanie wydajności systemu wieloprocesorowego w zal[...]

Permutacja argumentów funkcji logicznej przy poszukiwaniu dekompozycji Ashenhursta w dziedzinie spektralnej Reeda-Mullera


  Od czasu kiedy w roku 1983 wprowadzone zostały układy FPGA dekompozycja stała się jedną z ważniejszych technik syntezy i implementacji układów logicznych. Są różne sposoby realizacji dekompozycji. Często spotykane przedstawione są w [1, 2, 4, 5]. W niniejszej pracy przedstawione zostaną niektóre aspekty realizacji dekompozycji w dziedzinie spektralnej Reeda-Mullera. Spektrum Reeda-Mullera obliczane jest z wykorzystaniem jako funkcji bazowych funkcji Reeda-Mullera. Funkcje te definiowane są w przedziale jednostkowym <0,1>, który dzielony jest na 2n podprzedziałów. Podprzedziałowi leżącemu najbardziej z lewej strony przyporządkowuje się numer 0, a podprzedziałowi najbardziej z prawej numer 2n - 1 [3, 4]. (1) gdzie: ω - rząd funkcji Reeda-Mullera; 0 ≤ ω ≤ 2n-1; ω = ωn-1ωn-2 … ω0 x - numer podprzedziału; 0 ≤ x ≤ 2n-1; x = xn-1xn-2 … x0 Π- = = n 1 i i 0 Rω (x) ωix Wartości funkcji Reeda-Mullera często przedstawiane są w formie macierzowej. Macierz R(n) może być obliczana jako iloczyn Kroneckera macierzy R(1) i macierzy R(n-1) [3]: R(n) = R(1) ⊗ R(n-1) (2) gdzie: macierz R(1) =     1 1 1 0 macierz bazowa przekształcenia Reeda-Mullera Transformacja Reeda-Mullera zdefiniowana jest względem ciała Galois GF(2) i w formie macierzowej posiada następującą postać [3, 4]: (3) gdzie: R(n) - macierz Reeda-Mullera; f - wektor wartości funkcji logicznej f(xn-1,xn-2, …,x0), fs - spectrum Reeda-Mullera (wektor współczynników widmowych). Odwrotna transformacja Reeda-Mullera [4] obliczana jest następująco: f s R(n) f = ⋅ Elektronika 10/2011 125 f(xn-1,xn-2, …,x0) = XRfs nad GF(2) (4) gdzie: X [1 xn i 1] n 1 i 0 R - - - = ⊗ = , (5) [1 xn-i-1] - wektor bazowy odwrotnego przekształcenia Reeda- Mullera. Wyrażenia (3) i (4) tworzą parę transformacji Reeda-Mullera, które m[...]

About Programmable Logic Controller - step by step

Czytaj za darmo! »

W artykule krok po kroku przedstawiona jest i objaśniona podstawowa struktura logicznego sterownika programowalnego (PLC) oraz omawione są podstawy programowania takiego sterownika. Autorzy prowadzą czytelnika od prostego cyfrowego układu mikroprogramowanego poprzez kolejne etapy rozbudowy o licznik programu, dekoder instrukcji, moduły wejścia wyjścia, liczniki i układy czasowe, wewnętrzne magistrale układ arytmetyczno logicznywyjaśniając diałanie sterownika, ideę programowania i jego wykorzystanie. Ponadto zaprezentowano kilka prostych przykładów zastosowania. (O programowalnym sterowniku logicznym - krok po kroku). Abstract. In the paper a structure of PLC and PLC programming are described and explained step by step. The authors start description from simple micro-programmed digital circuit and next developing it with program counter, instruction decoder, input/output modules, counter and timer modules, internal busses and arithmetic logic unit explain an operation of the PLC and the idea of programming and utilization of such devices. A few examples of considered PLC simple applications are presented. Słowa kluczowe: mikroprogramowany, struktura programowanego sterownik logiczny (PLC), programowanie sterowników. Keywords: micro-programmed digital circuit, PLC structure, PLC programming. Introduction Programmable logic controllers (PLC) are used for control different processes in industry, automotive, intelligent buildings and other applications. Due to this fact they should be universal. An universality is obtained by reconfigurability (the PLCs are equipped with different I/O modules) and programmability (the PLCs are specialized for given control task by configuring and programming). Even though the programmable logic controllers are first applied in industry at seventies years of the last century the questions are often asked about their structure and the way of their operation. There are a lot of publications devoted to progra[...]

Programmable Logic Controller - Basic Structure and Idea of Programming

Czytaj za darmo! »

The paper describes a structure of PLC and explains an idea of PLC programming on the base of simple example. The authors start from micro-programmed digital circuit designed for belt conveyor control and next equipping it with set of function modules as timers, counters, AD and DA converters and microprocessor finish their description at the bit-byte PLC structure. The utilization of function modules is shown on the base of timer application in control program of set of the conveyors. Streszczenie. W artykule została przedstawiona struktura sterownika programowalnego i wyjaśniona na prostym przykładzie idea programowania takiego sterownika. Prezentację struktury sterownika autorzy rozpoczynają od prostego mikroprogramowanego układu zaprojektowanego do sterowania przenośnikiem taśmowym. Następnie rozbudowując układ o takie moduły funkcyjne jak timery, liczniki, przetworniki A/C i C/A oraz mikroprocesor dochodzą do struktury sterownika typu bit-bajt. Wykorzystanie modułów funkcyjnych zostało przedstawione na przykładzie timer’a w programie sterowania zestawu przenośników. (Programowalny sterownik logiczny - podstawowa struktura oraz idea programowania). Keywords: micro-programmed digital circuit, PLC structure, PLC programming. Słowa kluczowe: mikroprogramowany, struktura programowanego sterownika logicznego (PLC), programowanie sterowników PLC. Introduction Programmable logic controllers (PLCs) are present in industry since sixties years of the previous century. Its are used for control different processes in steel plants, mains, in automotive, mechanical and chemical enterprises and so on. A lot of PLCs one can meet in intelligent buildings too. Due to this fact they should be universal. An universality is obtained by re-configurability (the PLCs are equipped with different I/O modules) and programmability (the PLCs are specialized for given control task by configuring and program[...]

Relacja z uroczystej sesji poświęconej pamięci Profesora Tadeusza Zagajewskiego - Patrona Roku 2012 w 100. rocznicę Jego urodzin


  12 grudnia 2012 r. na Wydziale Automatyki, Elektroniki i Informatyki Politechniki Śląskiej odbyła się uroczysta sesja poświęcona 100. rocznicy urodzin prof. Tadeusza Zagajewskiego - pioniera elektroniki przemysłowej w Polsce. Sesja była zwieńczeniem obchodów Roku Profesora Tadeusza Zagajewskiego, ogłoszonego przez Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej (PTETiS), a patronował jej JM Rektor Politechniki Śląskiej prof. Andrzej Karbownik.Komitet obchodów tworzyły osoby, reprezentujące różne Wydziały i Instytuty Politechniki Śląskiej, Polską Akademię Nauk oraz towarzystwa naukowe i stowarzyszenia, które włączyły się w organizację uroczystości: prof. Jerzy Barglik (prezes Zarządu Głównego SEP ), doc. Adam Błaszkowski (Instytut Elektroniki Pol. Śl.), doc. Władysław Ciążyński (Instytut Elektroniki Pol. Śl.), prof. Adam Czornik (dziekan Wydziału Automatyki, Elektroniki i Informatyki Pol. Śl.), prof. Kazimierz Gierlotka (SEP ), prof. Jerzy Hickiewicz (PTETiS/SEP ), prof. Edward Hrynkiewicz (d[...]

Relacja z Uroczystej Sesji poświęconej pamięci Profesora Tadeusza Zagajewskiego Patrona Roku 2012 "w 100-rocznicę Jego urodzin"

Czytaj za darmo! »

W dniu 12 grudnia 2012 r. na Wydziale Automatyki, Elektroniki i Informatyki Politechniki Śląskiej odbyła się uroczysta sesja poświęcona 100-rocznicy urodzin prof. Tadeusza Zagajewskiego - pioniera elektroniki przemysłowej w Polsce. Sesja była zwieńczeniem obchodów Roku profesora Tadeusza Zagajewskiego, ogłoszonego przez Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej (PTETiS), a patronował jej JM Rektor Politechniki Śląskiej prof. dr hab. inż. Andrzej Karbownik. Komitet obchodów tworzyły osoby, reprezentujące różne Wydziały i Instytuty Politechniki Śląskiej, Polską Akademię Nauk oraz towarzystwa naukowe i stowarzyszenia, które włączyły się w organizację uroczystości: prof. Jerzy Barglik, prezes Zarządu Głównego SEP; doc. Adam Błaszkowski, Instytut Elektroniki Pol. Śl.;doc. Władysław Ciążyński, Instytut Elektroniki Pol. Śl.; prof. Adam Czornik, dziekan Wydziału Automatyki, Elektroniki i Informatyki Pol. Śl.; prof. Kazimierz Gierlotka, SEP; prof. Jerzy Hickiewicz, PTETiS/SEP; prof. Edward Hrynkiewicz, dyrektor Instytutu Elektroniki Pol. Śl. (przewodniczący Komitetu); prof. Jerzy Klamka, prezes Oddziału Katowickiego PAN; prof. Krzysztof Kluszczyński, przewodniczący Zarządu Głównego PTETiS; prof. Marian Pasko, przewodniczący Oddziału Gliwicko-Opolskiego PTETiS; prof. Paweł Sowa, dziekan Wydziału Elektryc[...]

The design approach to the single-phase Z-Source inverter DOI:10.15199/48.2015.09.40

Czytaj za darmo! »

The impedance networks increment the input DC voltage of the voltage source inverters. Their advantage is lack of the additional switches - they use only inverter bridge switches. However they cause some side effects in the inverter operation. Up today the tips how to design Z-Source impedance network keeping it in the Current Continuous Mode are rare in the literature. The paper present problem of additional distortions of the ZSource inverter output voltage caused by “shoot through" states. The influence of the impedance network on the dynamic properties of the inverter can be the other problem. The properties of the magnetic materials in the used coils cores affect on the Z-Source inverter properties. The paper will show the approach to the design of the single-phase Z-Source inverter, the measurements of its control function Bode plots. The ZSI small signal model (required for the microprocessor based control) calculated using measurements will be presented. Streszczenie. Sieci impedancyjne są stosowane do zwiększenia stałego napięcia wejściowego falowników. Ich zaletą jest brak dodatkowych przełączników - wykorzystują tylko przełączniki z mostka falownika. Jednak powodują one efekty uboczne w pracy falownika. Aktualnie trudno znaleźć w literaturze wskazówki jak projektować sieć impedancyjną typu Z-Source. Artykuł przedstawia problem powstawania dodatkowych zniekształceń napięcia wyjściowego falownika powodowanych stanami "shoot through". Innym problemem może być wpływ sieci impedancyjnych na własności dynamiczne falownika. Własności materiałów magnetycznych rdzeni dławików wpływają na własności falownika z siecią Z-Source. Artykuł przedstawia podejście do projektowania jednofazowego falownika z siecią Z-Source, pomiary charakterystyk częstotliwościowych jego funkcji sterowania. Zostanie zaprezentowany małosygnałowy model układu ZSI (niezbędny do sterowania mikroprocesorowego), obliczony na podstawie pomiarów. (Projektowanie jednofa[...]

Układ arbitrażu z pełną rotacją priorytetów do najniższego dla systemu wieloprocesorowego

Czytaj za darmo! »

W klasycznej architekturze systemu wieloprocesorowego procesory komunikują się przez wspólną pamięć oraz pojedynczą magistralę [2]. Jednocześnie nawet kilka jednostek procesorów może wysłać swoje zgłoszenia dostępu do pamięci. Jednak w tym samym czasie tylko jeden procesor może przesyłać dane przez magistralę. Pozostałe jednostki muszą oczekiwać w kolejce na dostęp do magistrali. Z tego też[...]

 Strona 1  Następna strona »