Wyniki 1-6 spośród 6 dla zapytania: authorDesc:"ANDRZEJ PFITZNER"

Zastosowanie algorytmu ewolucyjnego do znajdowania przybliżeń początkowych w symulacji struktur półprzewodnikowych

Czytaj za darmo! »

Symulacja przyrządów półprzewodnikowych, oparta na rozwiązaniu równań transportu, wymaga wyznaczenia przybliżeń początkowych rozkładu potencjału i koncentracji nośników dla zainicjowania procedury numerycznej. Istniejące analitycznonumeryczne metody ich wyznaczania, np. [1], nie są uniwersalne, co komplikuje i wydłuża obliczenia wstępne, a zastosowane uproszczenia mogą powodować nawet brak z[...]

Zastosowanie algorytmu ewolucyjnego do znajdowania przybliżeń początkowych w symulacji struktur półprzewodnikowych

Czytaj za darmo! »

Symulacja przyrządów półprzewodnikowych, oparta na rozwiązaniu równań transportu, wymaga wyznaczenia przybliżeń początkowych rozkładu potencjału i koncentracji nośników dla zainicjowania procedury numerycznej. Istniejące analitycznonumeryczne metody ich wyznaczania, np. [1], nie są uniwersalne, co komplikuje i wydłuża obliczenia wstępne, a zastosowane uproszczenia mogą powodować nawet brak z[...]

Calibration aided evaluation of interconnection capacitances for statistical simulation of IC’s with heterogeneous isolating materials

Czytaj za darmo! »

Growing complexity of VLSI systems causes an increase of the chip area. Simultaneously, its significant part is occupied by interconnections between rising number of blocks and devices. As a result, phenomena occurring in the metallization lines become very important and in many cases crucial to the characteristics of the circuit, so possibility to predict parameters of these lines, such as parasitic capacitances, are indispensable in the process of verification of the design. Very precise evaluations of interconnection capacitances can be provided by numerical solutions, but they are too timeconsuming, especially in the case of statistical simulations. So, analytical or empirical models, accurate as much as possible, are necessary. Usually, such models are developed for simpl[...]

Simulation based feasibility study of Junction Vertical Slit Field-Effect Transistor (JVeSFET)

Czytaj za darmo! »

This paper presents simulated DC characteristics of deep-submicron JFETs conforming to the principle of extreme layout regularity, that is a foundation of a new Vertical Slit geometry ICs (VeSTICs) vision proposed in [4]. Exploration of parameter space of this fully symmetrical dual gate JVeSFETs has been performed. As a conclusion an assessment of applicability of these devices in nano-size era SoCs is proposed. Streszczenie. W pracy przedstawiono oparte na symulacjach stałoprądowych studium wykonalności tranzystora polowego złączowego o głęboko submikrometrowych wymiarach, spełniającego wymagania ekstremalnej regularności layoutu wg zaproponowanej przez W. Malego [4] koncepcji pionowej szczelinowej geometrii układow scalonych VeSTIC. Taki symetryczny dwubramkowy JVeSFET proponowany jest do integracji w SoC. (Studium wykonalności złączowego tranzystora polowego o geometrii wertykalno-szczelinowej (JVeSFET)) Keywords: JFET, Vertical-Slit Transistor Integrated Circuit, JVeSFET Słowa kluczowe: JFET, wertykalna szczelinowa geometria układów scalonych, JVeSFET Introduction In last decade applications of junction field-effect transistors have been limited to few constantly shrinking niches, mainly as a pivotal component of radiation hardened analogue/digital circuits [1], [2]. This may change soon. In the deep-submicron era shortcomings of JFETs seem to be less pronounced and advantages to be more attractive. Especially attractive today seem to be: a potential for achieving superior Ion to Ioff ratio, low leakage currents and perhaps high level of radiation immunity as well as low noise [3]. This paper presents a simulation based feasibility study devoted to the deep-submicron JFETs, geometry of which has been dictated by the requirement for an extreme layout regularity that is a foundation of a new Vertical Slit geometry ICs (VeSTICs) vision, proposed by Maly in [4]. Owing to this geometry (Fig. 1) JFETs may be integrated in VeSTICs t[...]

Statyczny pobór mocy w nanometrowych układach scalonych CMOS

Czytaj za darmo! »

Od samego początku technologia CMOS była przeznaczona dla układów cyfrowych do wszelkich zastosowań, w których podstawowym wymaganiem był mały pobór mocy. Bramki statyczne CMOS pobierały prąd w postaci krótkich impulsów w czasie zmiany stanów logicznych (co tworzy dynamiczny pobór mocy), natomiast pobór prądu w stanie ustalonym (statyczny pobór mocy) był znikomo mały. Toteż jeszcze do niedaw[...]

SYSTEMY SCALONE - OD ZASTOSOWAŃ TRADYCYJNEJ TECHNOLOGII CMOS DO NAJNOWSZYCH KONCEPCJI FD-SOI ORAZ VESTIC DOI:10.15199/59.2015.4.108


  W artykule opisano w zarysie realizowane w Zakładzie Metod Projektowania w Mikroelektronice IMiO PW prace badawcze służące rozwojowi najnowszych technologii realizacji systemów scalonych. Przedstawiono wybrane projekty zrealizowane w tradycyjnej technologii CMOS związane z przestrzenią kosmiczną oraz potencjalne możliwości i dotychczasowe wyniki badań oraz prace w ramach rozpoczętego projektu dotyczącego technologii FD-SOI (Fully-Depleted SOI), a także nad rozwojem alternatywnej, nowatorskiej koncepcji technologii VeSTIC (Vertical-Slit Transistor based Integrated Circuit). 1. WSTĘP Od lat siedemdziesiątych zespół związany z Zakładem Metod Projektowania w Mikroelektronice w Instytucie Mikroelektroniki i Optoelektroniki Politechniki Warszawskiej (ZMPM IMiO PW) rozwija metodologię projektowania układów scalonych i narzędzia CAD, projektuje złożone cyfrowe i analogowe układy do niestandardowych zastosowań, a także prowadzi badania nad nowymi przyrządami i układami dla przyszłych generacji systemów mikroelektronicznych. Przykładami projektowania niebanalnych układów specjalizowanych w tradycyjnej, ale zaawansowanej technologii CMOS, są projekty związane z przestrzenią kosmiczną opisane w rozdziale 2. Rozwój technologii CMOS wytwarzania układów scalonych natrafia jednak na szereg barier i podtrzymanie jego tempa nazywanego prawem Moore’a staje się problematyczne w zakresie głęboko submikrometrowych wymiarów układów. W szczególności, poważnym ograniczeniem wydajności i skalowania stało się odprowadzanie ciepła: gęstość wydzielanej mocy rośnie potęgowo ze zwiększaniem skali integracji, a możliwości redukcji napięcia zasilania wyczerpują się; wzrasta też udział mocy statycznej w rozpraszaniu energii (już w przypadku wymiaru charakterystycznego technologii CMOS 45 nm może on stanowić nawet ok. 70% mocy całkowitej). Równocześnie procesy technologiczne są coraz bardziej kosztowne (bardziej złożone i wykorzystujące drogie ma[...]

 Strona 1