Wyniki 1-10 spośród 11 dla zapytania: authorDesc:"BERNARD WYRWOŁ"

Dekompozycja lingwistyczna bazy wiedzy systemu wnioskowania przybliżonego z eliminacją reguł sprzecznych

Czytaj za darmo! »

Technika dekompozycji zaproponowana przez M. M. Guptę, J. B. Kiszkę, G. M. Trojana [4] oparta jest na tworzeniu subrelacji Rk...R1 przy wykorzystaniu operacji projekcji globalnej relacji rozmytej ℜ, opisującej relacyjny system wnioskujący FATI (ang. First Aggregation Then Inference) [2]. Metoda ta pozwala zrealizować system wnioskujący w postaci struktury hierarchicznej i [...]

Wykorzystanie operatorów wyostrzania do maskowania błędów w hierarchicznym systemie wnioskowania przybliżonego

Czytaj za darmo! »

Klasyczna realizacja systemu wnioskowania przybliżonego MISO (ang. Multiple Input Single Output) o K wejściach wiąże się ze znacznymi nakładami sprzętowymi lub obliczeniowymi [4,13]. Jedna z technik, pozwalająca ograniczyć te nakłady, polega na przedstawieniu systemu FIS (ang. Fuzzy Inference System) w postaci równoległej struktury hierarchicznej HFIS (ang. Hierarchical Fuzzy Inference Syste[...]

Sprzętowa implementacja algorytmu dekompozycji σIRD w układzie FPGA


  Technika dekompozycji zaproponowana przez Guptę [4] oparta została na operacji projekcji globalnej relacji rozmytejℜ, opisującej zachowanie się relacyjnego systemu wnioskującego FATI [2]. Pozwala ona zrealizować system w postaci struktury hierarchicznej i obniżyć nakłady sprzętowe, charakteryzuje się jednak znacznymi nakładami obliczeniowymi, związanymi przede wszystkim z koniecznością wyznaczania globalnej relacji rozmytej ℜ [11,13,16]. Można uniknąć jej wyznaczania, jeżeli operacja projekcji zostanie przeniesiona na poziom lingwistyczny, a dekompozycji zostanie poddana baza wiedzy regułowego systemu wnioskującego FITA o K wejściach i jednym wyjściu KB[Y,XK,...,X1], gdzie: Y, XK, ..., X1 są odpowiednio wyjściową i wejściowymi zmiennymi lingwistycznymi, w oparciu o[...]

System uruchomieniowy AVR-FIS


  Systemy wnioskowania przybliżonego realizowane mogą być na drodze sprzętowej bądź programowej. Te pierwsze zwykle wymagają zastosowania specjalizowanych układów (ASIC, FPGA [4]), charakteryzują się dużą szybkością wyznaczania wyniku oraz ze względu na sztywną architekturę zakres ich zastosowań ograniczony jest do wąskiej klasy dedykowanych aplikacji. Te drugie z kolei charakteryzują się dużą elastycznością, uzyskiwaną dzięki programowej implementacji funkcji, realizujących podstawowe operacje związane z wnioskowaniem przybliżonym, na uniwersalnej platformie. Wiąże się to jednak ze znacznym zwiększeniem czasu wyznaczania wyniku w porównaniu z układami typowo sprzętowymi. Programowe realizacje systemów wnioskowania przybliżonego implementowane są zwykle na uniwersalnej platformie sprzętowej wyposażonej w specjalizowane układy peryferyjne (wejścia-wyjścia), w której jednostka centralna zrealizowana jest w oparciu o mikroprocesor lub częściej mikrokontroler. Niektóre, z obecnie dostępnych mikrokontrolerów, posiadają wbudowane moduły wspomagające, na drodze sprzętowej, operacje realizowane w logice rozmytej. Przykładem może być tutaj rodzina mikrokontrolerów ST5 [21] lub HC12 [17]. Istnieje ponadto wiele programów narzędziowych wspomagających projektowanie systemów wnioskowania przybliżonego dla takich platform. Można tutaj wymienić jako przykład oprogramowanie FuzzyTECH, dedykowane dla mikrokontrolerów i sterowników PLC [18], oprogramowanie wspomagające dla sterowników Simens Simatic-7 [9], preprocesor Fuzz-C [16], który można wykorzystać z każdym kompilatorem języka C, pakiet MatLab [20]. Mikrokontrolery rodziny AVR [14] charakteryzują się znaczną liczbą wbudowanych układów peryferyjnych, dużą szybkością wykonywania rozkazów maszynowych, darmowym środowiskiem AVR Studio (m. in. edytor kodu, asembler, symulator, programator) oraz kompilatorem języka AVR-GCC [10] (zintegrowany ze środowiskiem AVR Studio) i idealnie nadają się[...]

Sprzętowa implementacja zachłannego algorytmu kolorowania grafu


  Metody podziału zbioru A, zawierającego n elementów, na rozłączne podzbiory Ak zwykle bazują na algorytmach kolorowania grafów [3, 4]. W tym przypadku wierzchołkom V={v1, v2, …, vn} grafu nieskierowanego G={V, E, ψ} przyporządkowuje się elementy zbioru, natomiast krawędzie łączące te wierzchołki E={e1, e2, …, em} określają czy dwa elementy zbioru A mogą znaleźć się w jednym podzbiorze Ak (w przypadku grafu zgodności) czy też nie (w przypadku grafu niezgodności). Funkcja incydencji ψ określa, która para wierzchołków (vi , vj) połączona jest krawędzią el (i, j =1, …, n; i ≠ j; l =1, …, m). Przykład grafu nieskierowanego pokazany został na rys. 1. W podanym algorytmie wierzchołki V={v1, v2, …, vn} kolorowane są po kolei, począwszy od v1. Przydzielanie danemu wierzchołkowi vi (i =1, …, n) najniższego legalnego koloru odbywa się w ten sposób, że z całej dostępnej palety kolorów K={k1, k2, …, kn} usuwane są te kolory, którymi pokolorowane są wierzchołki sąsiednie. Z pozostałych na palecie kolorów wybiera się ten o najniższym indeksie. Schemat blokowy algorytmu zachłannego kolorowania grafu przedstawia rys. 3. Rys. 1. Przykład grafu nieskierowanego Fig. 1. Example undirected graph Rys. 2. Pseudokod zachłannego algorytmu kolorowania grafu Fig. 2. Graph greedy coloring algorithm pseudo code Rys. 3. Ogólny schemat blokowy zachłannego algorytmu kolorowania grafu Fig. 3. Graph greedy coloring algorithm general diagram v1 v2 v4 v3 e1 e2 e3 e4 V={v1, v2, v3, v4} E={e1, e2, e3, e4} ψ(e1)={v1, v2} ψ(e2 )={v2, v3} ψ(e3 )={v3, v4} ψ(e4 )={v2, v4} Kolorowanie właściwe wierzchołków grafu G polega na znalezieniu funkcji C: V→K przyporządkowującej wierzchołkom V kolory ze skończonego zbioru K={k1, k2, …, kn} w taki sposób, że jeśli vi i vj sąsiadują, to wierzchołki muszą posiadać różne kolory C(vi ) ≠ C(vj ). Maksymalna liczba kolorów niezbę[...]

System prototypowania aplikacji wykorzystujących logikę rozmytą AVR-FPGA-FIS

Czytaj za darmo! »

W artykule przedstawiono koncepcję systemu uruchomieniowego AVR-FPGA-FIS, zrealizowanego w oparciu o układ reprogramowalny FPGA rodziny Spartan 3 oraz mikrokontroler AVR rodziny ATMega, wspomagającego tworzenie, uruchamianie i testowanie aplikacji, w których wymagane jest zaimplementowanie algorytmów wnioskowania przybliżonego. Architektura systemu ma charakter otwarty, dzięki czemu możliwa jest jego rozbudowa lub modyfikacja dla potrzeb konkretnie realizowanej aplikacji wykorzystującej logikę rozmytą. Abstract. The paper presents idea of the AVR-FPGA-FIS development platform based on field-programmable gate array and general-purpose microcontroller. It combines hardware Spartan-3 Starter Kit board with AVR ATMega family microcontroller expansion board, thus allowing the realization, develop and test of hybrid hardware/software solutions of fuzzy inference systems. The open architecture eases develop of the system and implementation of fuzzy logic for specific application. (AVR-FPGA-FIS Fuzzy Logic Development System). Słowa kluczowe: logika rozmyta, wnioskowanie przybliżone, mikrokontroler AVR, układ reprogramowalny FPGA. Keywords: fuzzy logic, fuzzy inference, AVR microcontroller, FPGA programmable chip. Wstęp Systemy wnioskowania przybliżonego, pod względem sposobu realizacji, można podzielić na trzy podstawowe klasy: systemy realizowane na drodze programowej, sprzętowej bądź mieszanej tj. sprzętowo-programowej. Rozwiązania z klasy pierwszej charakteryzują się dużą elastycznością, uzyskiwaną dzięki programowej implementacji funkcji, realizujących podstawowe operacje związane z wnioskowaniem przybliżonym, na uniwersalnej platformie. Wiąże się to jednak ze znacznym zwiększeniem czasu wyznaczania wyniku w porównaniu z układami typowo sprzętowymi. Systemy zaliczane do drugiej z wymienionych klas zwykle wymagają zastosowania specjalizowanych układów (ASIC, FPGA), charakteryzują się dużą szybkością wyznaczania wyniku oraz ze względu n[...]

Wykorzystanie algorytmów kolorowania grafu w sprzętowej realizacji systemu wnioskowania przybliżonego HFIS

Czytaj za darmo! »

Realizacja sprzętowego systemu wnioskowania przybliżonego, przy wykorzystaniu techniki dekompozycji opartej na operacjach projekcji oraz podziału, wymaga mniejszych nakładów sprzętowych i obliczeniowych. W artykule omówiono metodę podziału bazy wiedzy opartą na algorytmie kolorowania grafu, pokazano zależność uzyskiwanych wyników od sposobu uporządkowania reguł oraz przedstawiono szacunkowy koszt praktycznej implementacji modułu GCM, wspomagającego dekompozycję, w sprzętowym systemie FPGA-FIS. Abstract. Hardware costs and computing time of the hardware implementation of the fuzzy inference system can be decreased using decomposition technique based on projection and partitioning. The paper presents the partitioning method of the knowledge base using graph vertex coloring algorithms. It discusses finally obtained results dependent on rule (graph vertex) arrangement and hardware cost estimation of the implementation the GCM module in the FPGA-FIS fuzzy inference system. (Using graph greedy coloring algorithms in the hardware implementation of the HFIS fuzzy inference system). Słowa kluczowe: wnioskowanie przybliżone, dekompozycja lingwistyczna, kolorowanie wierzchołków grafu, FPGA. Keywords: fuzzy inference, linguistic decomposition, graph vertex coloring, FPGA. Wstęp Dowolny system wnioskowania przybliżonego (regułowy lub relacyjny) MISO (ang. Multiple Input Single Output) o klasycznej architekturze może zostać przedstawiony w postaci hierarchicznej (rys.1), złożonej z podsystemów SISO (ang. Single Input Single Output) o takiej samej strukturze wewnętrznej, ale różniących się zawartościami baz wiedzy. Rys.1. Logiczna architektura klasycznego i hierarchicznego systemu wnioskowania przybliżonego Bazy wiedzy podsystemów SISO można utworzyć w oparciu o informacje zawarte w pierwotnej bazie wiedzy systemu MISO przez zastosowanie metody dekompozycji zaproponowanej w [4] dla systemów relacyjnych FATI lub też rozszerzonej na systemy regułow[...]

Regulator temperatury o rozmytej logice


  W układach regulacji temperatury wykorzystuje się zwykle specjalizowane sterowniki, które pełnią funkcję stabilizatora. Zadaniem takiego sterownika jest utrzymywanie temperatury obiektu To (wielkość regulowana) na stałym poziomie Tz (wartość zadana) w obecności pojawiających się zakłóceń (rys. 1). Sterownik w tego typu aplikacjach powinien posiadać możliwość pomiaru temperatury obiektu oraz umożliwiać sterowanie jego temperaturą (sygnał sterujący G), które w ogólnym przypadku odbywa się poprzez włączanie lub wyłączanie urządzenia dostarczającego energię (element grzejny) do sterowanego obiektu.W praktycznych realizacjach systemów stabilizacji temperatury można spotkać regulatory dwupołożeniowe oraz regulatory typu P, PI, PID. O tym jaki typ regulacji zostanie zaimplementowany w sterowniku decydują takie czynniki jak charakter obiektu, wymagana dokładność regulacji temperatury czy też koszt wykonania samego regulatora. Projekt systemu regulacji (dobór typu regulatora jak i jego parametrów) zwykle wymaga znajomości dokładnego modelu matematycznego obiektu cieplnego (charakterystyki statycznej i dynamicznej). W przypadku, kiedy jego parametry są nieznane albo ulegają znacznym zmianom w czasie, wówczas zamiast klasycznych algorytmów sterowania wykorzystywane są bardziej złożone algorytmy sterowania oparte na logice rozmytej lub sieciach neuronowych [5]. Rys. 2. Ogólny schemat blokowy sterownika Fig. 2. General block diagram of the controller Rys. 3. Schemat ideowy przykładowych rozwiązań modułu wejść Fig. 3. Example solution of the inputs module Jednostka centralna Moduł wyjsc Moduł wejsc Moduł komunikacji RS232 (USB) Panel ster. WE0 WE1 WE7 WY0 WY1 WY7 Moduł zasilania Vout +Vs GND LM35 ADCi +Vcc GND Jednostka centralna Wejscie analogowe DQ Vdd GND DS18x20 Wejscie cyfrowe PAi +Vcc GND Jednostka centralna Buy a cheap license to remove this www.iwesoft.com 62 Elektronika 10/2012 typów czujników ([...]

Sterownik Fuzzy Logic o architekturze hierarchicznej


  Sterowniki programowalne, wykorzystujące złożone algorytmy sterowania oparte na logice rozmytej, zwykle mają zaimplementowany regułowy system wnioskowania przybliżonego FIS (ang. Fuzzy Inference System) typu MISO (ang. Multiple Input Single Output) o klasycznej architekturze logicznej [1, 2, 7]. W oparciu o zawartość jego bazy wiedzy KB [Y, XK, …, X1], która zawiera zbiór reguł Jeżeli-To oraz definicje zmiennych lingwistycznych: wyjściowej Y i wejściowych XK, …, X1, dla bieżących wartości wielkości wejściowych x’K, …, x’1 wyznaczany jest wynik y’, będący zwykle sygnałem sterującym elementem wykonawczym obiektu sterowania. System taki można przedstawić w postaci architektury hierarchicznej HFIS (ang. Hierarchical Fuzzy Inference System) złożonej z K podsystemów typu SISO (ang. Single Input Single Output), które posiadają taką samą (mniej złożoną) strukturę, różnią się jedynie zawartościami baz wiedzy KBi [Y, Xi] (i = 1, …, K) (rys. 1) [3]. Realizacja układowa takiego systemu pozwala uzyskać obniżenie nakładów sprzętowych, jak i obliczeniowych [4]. Przedstawienie systemu w takiej postaci wymaga jednak przeprowadzenia dekompozycji pierwotnej bazy wiedzy KB [Y, XK, …, X1] do postaci baz wiedzy KBi [Y, Xi] z wykorzystaniem operacji projekcji [3]. Problem jaki tutaj się pojawia to zwiększona rozmytość wyniku wnioskowania (wyniki w postaci nierozmytej uzyskiwane z systemu klasycznego i hierarchicznego mogą się różnić tj. y’ ≠ y’ D) [4, 6]. Jej wpływ na zachowanie się układu sterowania określony zostanie dla przykładowego, rzeczywistego systemu regulacji, w którym wykorzystano opracowany sterownik. Dodatkowo podane zostaną wyniki implementacji pozwalające określić, czy w przypadku realizacji programowej systemu wnioskującego o architekturze [...]

Minimalizacja błędu dekompozycji w sterowniku Fuzzy Logic o architekturze hierarchicznej


  W sterownikach programowalnych, wykorzystujących złożone algorytmy bazujące na logice rozmytej, implementowany jest zwykle wielowejściowy regułowy system wnioskowania przybliżonego FIS (ang. Fuzzy Inference System) o klasycznej architekturze MISO (ang. Multiple Input Single Output) (rys. 1). Nakłady wymagane do realizacji takiego systemu zależą wykładniczo od liczby jego wejść, z tego też powodu zwykle ogranicza się ich liczbę do czterech [4]. Zmniejszenie nakładów można uzyskać w prosty sposób, przekształcając klasyczną architekturę systemu do postaci architektury hierarchicznej składającej się z takich samych, pod względem architektury, podsystemów wnioskujących SISO (ang. Single Input Single Output), różniących się jedynie między sobą zawartościami swoich baz wiedzy oraz dodatkowego komponentu realizującego operację iloczynu (t-normy) (rys. 1) [3, 6]. Do podstawowych zalet takiej realizacji zaliczyć można [9]: - zmniejszenie nakładów sprzętowych, które są liniowo zależne od liczby wejść systemu, - zmniejszenie nakładów obliczeniowych (obliczenia można przeprowadzać równolegle dla każdego podsystemu SISO), - mniejsza liczba punktów strojenia systemu, - prosta realizacja systemu na drodze programowej, sprzętowej lub mieszanej. Bazy wiedzy KBi [Y, Xi ] (i = 1, …, K) podsystemów SISO w systemie hierarchicznym tworzone są w oparciu o bazę wiedzy KB [Y, XK, …, X1 ] systemu MISO przy wykorzystaniu operacji projekcji lingwistycznej (1) Wynikiem tej operacji, zwanej dekompozycją lingwistyczną, są bazy wiedzy KBi [Y, Xi ] (i = 1, …, K), w których wyeliminowane zostały wszystkie zmienne lingwistyczne wejściowe za wyjątkiem Xi [6]. Operacja projekcji lingwistycznej jest operacją stratną, co powoduje, że nie cała informacja z pierwotnej bazy wiedzy KB [Y, XK, …, X1] zostaje przeniesiona do baz wiedzy KBi [Y, Xi ] (i = 1, …, K). Skutkuje to tym, że wyniki w postaci zbiorów rozmytych B’D uzysk[...]

 Strona 1  Następna strona »