Wyniki 1-10 spośród 20 dla zapytania: authorDesc:"JAN MOCHA"

Porównanie metod dynamicznej rekonfiguracji analogowych oraz cyfrowych matryc programowalnych


  Układy elektroniczne tradycyjnie konstruowane są tak, aby spełniały one ściśle określone założenia projektowe. Powstałe przy takim podejściu układy mają z góry ustalone parametry oraz funkcje, np. filtr o określonej częstotliwości odcięcia, czy licznik o określonej pojemności. Zmiana parametrów takich układów wymaga przeprowadzenia nowego procesu projektowego i zbudowania całkowicie nowego układu, bardzo często o innej strukturze fizycznej. Niedogodności te spowodowały zwrócenie się konstruktorów oraz producentów w stronę projektowania na poziomie bloków funkcjonalnych [1]. Takie podejście do projektowania uprościło znacząco sam proces, nie mniej jednak nawet niewielka zmiana w założeniach projektu wymagała zmiany topologii połączeń w zaprojektowanym układzie, co wiązało się z koniecznością projektowania i wykonywania nowego obwodu drukowanego. Podjęto zatem próby opracowania uniwersalnych układów programowalnych, w których realizowana funkcja może być dowolnie zmieniana. Proces projektowy upraszcza się, a jakiekolwiek zmiany nie wymagają już zmian obwodu drukowanego. Ze względu na prostsze zasady projektowe układy programowalne są od lat z powodzeniem stosowane dziedzinie techniki cyfrowej [2]. Najnowsze możliwości technologii mikroelektronicznych umożliwiły realizację złożonych struktur programowalnych o dużych zasobach logicznych - programowalnych matryc bramkowych FPGA (ang. Field Programmable Gate Array) [2]. W technice analogowej, ze względu na bardzo dużą różnorodność struktur, próby opracowania układów programowalnych były dużo trudniejsze. Jednak rozwój układów działających w technice przełączanych pojemności SC (ang. Switched Capacitor) [3] umożliwił realizację analogowych matryc programowalnych FPAA (ang. Field Programmable Analog Array) przez firmę Anadigm [4]. 56 Elektronika 9/2010 W dalszej części artykułu zostaną przedstawione podstawowe informacje dotyczące dynamicznej rekonfiguracji analogowych i cyfrowyc[...]

Część sprzętowa uniwersalnego stanowiska testującego

Czytaj za darmo! »

Testowanie jest jednym z ważniejszych procesów technologicznych w produkcji urządzeń elektronicznych. To właśnie dzięki testowaniu uzyskuje się informację czy wyprodukowane urządzenie działa poprawnie, czy nie - testy określane jako "go/no go". Testowanie powinno być obecne na każdym etapie produkcji urządzenia, bowiem im wcześniej zostanie wykryty defekt, tym mniejsze będą koszty jego usuni[...]

Mechanizmy komunikacji z uniwersalnym urządzeniem testującym

Czytaj za darmo! »

Producenci urządzeń elektronicznych zdają sobie sprawę z istotności procesu testowania swoich produktów i wybierają najbardziej dostosowaną do ich profilu metodę testowania. Dostępnymi metodami są: testowanie urządzeń wybranych losowo z partii bez użycia zaawansowanych technologii, bazując na wiedzy specjalistów i wykwalifikowanego personelu oraz testowanie wszystkich urządzeń poprzez wykorz[...]

Emisja zaburzeń elektromagnetycznych przez systemy mikroprocesorowe implementowane w układach programowalnych FPGA

Czytaj za darmo! »

W artykule przedstawiono porównanie emisji zaburzeń elektromagnetycznych przewodzonych oraz promieniowanych (pomiar wzorowany na normie IEC 61967), dwóch systemów mikroprocesorowych zaimplementowanych w układzie programowalnym FPGA. Do budowy obu systemów mikroprocesorowych wykorzystano ten sam mikroprocesor, wykonujący ten sam program. Jeden system został całkowicie zaimplementowany z wykorzystaniem zasobów układu programowalnego, natomiast drugi z wykorzystaniem zewnętrznej pamięci programu. Abstract. The paper presents a comparison of conducted and radiated electromagnetic emission (the measurement based on the IEC 61967 standards) generated by two microprocessor systems implemented in a Field Programmable Gate Array (FPGA). The same CPU core executing the same program was used in[...]

Możliwość wykorzystania specyficznych własności układów FPGA do konstrukcji jednostki centralnej sterownika PLC


  Jednostki centralne sterowników programowalnych PLC (ang. Programmable Logic Controller) realizowane są najczęściej jako układy jednoprocesorowe, jednak zważywszy, że wiele procesów przemysłowych ma charakter analogowo-cyfrowy, efektywniejsza jest konstrukcja bitowo-bajtowa (słowowa) jednostki centralnej. W jednostkach takich istnieje wiele problemów współpracy procesora bitowego oraz słowowego, do których można zaliczyć [1]: - dostęp do liczników oraz timerów, - wymiana informacji pomiędzy procesorami, - dostęp do sygnałów obiektowych przez obydwa procesory. Rozwiązanie niektórych z wymienionych problemów, umożliwiają współczesne struktury programowalne, pozwalając na konstrukcję układów dedykowanych do specyficznych wymagań stawianych przed jednostkami centralnymi sterowników PLC. Dodatkowo pozwalają one na konstruowanie szybko działających sterowników realizujących program sterowania w sposób programowy [2], jak i całkowicie sprzętowy [3]. Dwuprocesorowa jednostka centralna, prezentowana w niniejszym artykule, została zrealizowana w oparciu o układ programowalny FPGA (ang. Field Programmable Gate Array) rodziny Virtex-4 firmy Xilinx o oznaczeniu XC4VLX25. Jest on wyposażony w 10752 rekonfigurowalne bloki Slice. Możliwe jest wykorzystanie bloków Slice jako układów pamięci typu DistributedRAM. Dzięki temu możliwe jest uzyskanie szybkiej pamięci o niewielkiej pojemności, kosztem liczby możliwych do zrealizowania funkcji logicznych. W roli układów pamięciowych możliwe jest ponadto wykorzystanie wbudowanych w układ FPGA dedykowanych sprzętowych bloków pamięci BlockRAM. Do zarządzania sygnałem zegarowym można wykorzystać sprzętowe bloki DCM (ang. Digital Clock Manager), które umożliwiają zmianę częstotliwości oraz fazy sygnału zegarowego, jak również umożliwiają uzyskanie kilku sygnałów taktujących. Realizację operacji arytmetycznych ułatwia sprzętowy układ XtreamDSP, którego bloki DSP48 umożliwiają (całkowicie sprzętowe) do[...]

Odporność na zaburzenia elektromagnetyczne analogowych matryc programowalnych FPAA stosowanych w urządzeniach medycznych

Czytaj za darmo! »

W artykule przedstawiono wyniki badań odporności na zaburzenia elektromagnetyczne detektora zespołów QRS zbudowanego z wykorzystaniem analogowych układów programowalnych FPAA. Zespoły QRS na elektrokardiogramie odpowiadają skurczom komór serca. Głównym celem badań była weryfikacja poprawności pracy układów FPAA w obecności narażeń o poziomach, które zgodnie z odpowiednimi normami, powinny być tolerowane przez urządzenia podtrzymujące życie. Wykazano poprawne działanie układów FPAA w obecności w/w narażeń. Abstract. The paper outlines results obtained from investigation of immunity to electromagnetic disturbances demonstrated by the QRS complex detector designed with use of Field Programmed Analog Arrays (FPAA). QRS complexes on ECG waveforms correspond to contractions of heart ventricles. The research study was intended to verify whether FPAA devices are capable to keep working correctly at presence of disturbances with levels that are specified by relevant standards as tolerable to life-support equipment. The experiments demonstrated reliable operation of FPAA circuits under exposure to such disturbances. (Immunity of Field Programmed Analog Arrays FPAA to electromagnetic disturbances in the case of FPAA application to medical equipment). Słowa kluczowe: analogowe układy programowalne FPAA, detekcja zespołów QRS, odporność na zaburzenia elektromagnetyczne, kompatybilność elektromagnetyczna EMC. Keywords: Field Programmable Analog Array FPAA, QRS complexes detection, electromagnetic disturbances immunity, electromagnetic compatibility EMC. Wstęp Realizacja rozbudowanych układów analogowych w oparciu o elementarne układy średniej skali integracji jest niezwykle kłopotliwa. Rozbudowane układy elektroniczne stwarzają problemy nie tylko na etapie ich konstruowania i uruchamiania, ale również podczas badań kompatybilności elektromagnetycznej. Ciekawą alternatywą do klasycznego podejścia projektowego, jest wykorzystanie analogowych matryc p[...]

Sprzętowa realizacja programu sterowania w strukturach FPGA

Czytaj za darmo! »

W artykule przedstawiono oryginalną metodę realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram) w strukturach programowalnych. Istota przedstawionego w artykule rozwiązania tkwi w oryginalnym algorytmie wyszukiwania sekwencyjności i równoległości zdarzeń, które opisane są za pomocą tzw. grafu kolejności segmentów. Graf ten stanowi pomost pomiędzy opisem programu sterowania w postaci LD a opisem struktury w postaci języka opisu sprzętu. Abstract. The paper presents an original method of implementing control programs, represented in Ladder Diagram (LD) format, in Programmable Logic Devices. The essence of the solution proposed in the paper consists in an original algorithm of extracting events that have to be processed sequentially, or can be processed concurrently. For this purpose a Network Ordered Graph is used. The graph is a link between a control algorithm described in Ladder Diagram, and the same algorithm described in Hardware Description Language (HDL). (Hardware Implementation of a control program in FPGA structures). Słowa kluczowe: programowalne sterowniki logiczne, język diagramów stykowych, układy logiki programowalnej, sprzętowa realizacja programu sterowania, FPGA. Keywords: Programmable Logic Controller, Ladder Diagram, Programmable Logic Device, hardware control program realisation, FPGA. Wstęp Programowalne sterowniki logiczne (ang. PLC - -Programmable Logic Controller) zdominowały współczesne systemy automatycznego sterowania. Wykorzystywane są zarówno do realizacji prostych zadań, jak i bardzo skomplikowanych algorytmów sterownia, występujących powszechnie w rozbudowanych liniach przemysłowych [1]. Realizacja skomplikowanych algorytmów sterowania wymaga coraz większych mocy obliczeniowych. Istotne jest również skrócenie czasu obiegu pętli głównej programu (ang. scan cycle), co ma szczególne znaczenie w sytuacji obiektów, charakteryzujących się szybkimi zmianami sygnałó[...]

Dynamicznie rekonfigurowalna wspołbieżna realizacja sterowania binarnego

Czytaj za darmo! »

Sterowniki przemysłowe PLC (ang. Programmable Logic Controller) stosowane są do realizacji algorytmów sterowania od lat siedemdziesiątych ubiegłego wieku. Rozwiązania tego typu mają ugruntowaną pozycję na rynku i są powszechnie bardzo chętnie wykorzystywane. Algorytm sterowania w typowym sterowniku realizowany jest przez układ mikroprogramowalny lub mikroprocesorowy. Taki sposób wykonywania [...]

Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA

Czytaj za darmo! »

Streszczenie. W artykule przedstawiono metodę redukcji zaburzeń elektromagnetycznych emitowanych przez układ FPGA. Istota metody polega na wykorzystaniu sygnałów zegarowych przesuniętych względem siebie o ¼ okresu oraz elementów rozwiązań charakterystycznych dla architektury typu GALS. Do generacji sygnałów zegarowych, wykorzystano dostępne w układach FPGA firmy XILINX, bloki zarządzania sygnałem zegarowym DCM. Przydatność praktyczna zaproponowanego rozwiązania, została zweryfikowana przez pomiar zaburzeń elektromagnetycznych układu testowego. Abstract. The paper presents an idea of reducing electromagnetic emission with use of globally asynchronous locally synchronous design methodology. The presented idea is dedicated to Xilinx-type FPGAs. A Digital Clock Manager (DCM) is used[...]

Redukcja emisji zaburzeń elektromagnetycznych w układach FPGA z wykorzystaniem struktur typu GALS


  Ze względu na szybkość przełączania i synchroniczną pracę, współczesne układy cyfrowe są znaczącym źródłem zaburzeń elektromagnetycznych - zarówno promieniowanych, jak również przewodzonych, o bardzo szerokim spektrum i znacznej energii. Zaburzenia te określane są jako szum jednoczesnego przełączania (ang. simultaneous switching noise) [1]. Powoduje to duże problemy konstrukcyjne na poziomie projektu obwodu drukowanego oraz integralności całego systemu. Bardzo często konwencjonalne metody ograniczania zakłóceń elektromagnetycznych, takie jak: staranny projekt wielowarstwowego obwodu drukowanego, odsprzęganie, filtrowanie oraz ekranowanie, mają niewystarczającą skuteczność. Konieczne jest zatem opracowanie alternatywnych metod redukcji zaburzeń elektromagnetycznych emitowanych przez systemy cyfrowe. Jednym z kierunków poszukiwań może być rezygnacja z paradygmatu synchronicznej pracy tych systemów, co prowadzi do bardziej równomiernego rozłożenia prądu zasilającego w czasie, a w efekcie do redukcji emisji zaburzeń elektromagnetycznych przez system. Niewątpliwie najpopularniejszą ze stosowanych praktycznie metod redukcji emisji elektromagnetycznej jest użycie sygnału zegarowego z rozproszonym widmem (ang. spread spectrum clock). Metoda polega na wprowadzeniu do sygnału zegarowego niewielkiego jitteru [2], co wymaga jednak specjalizowanych i bardziej złożonych układów generacyjnych. Inne metody opisywane w literaturze bazują na wykorzystaniu układów o architekturze globalnie asynchronicznej-lokalnie synchronicznej GALS (ang. Globally Asynchronous Locally Synchronous) [3] lub układów pracujących całkowicie asynchronicznie [4, 5]. Istnieją również metody bazujące na celowym wprowadzaniu opóźnienia w sygnał zegarowy (ang. skew) [6]. Niestety metody te, ze względu na złożoność i trudności technologiczne, nie wyszły jeszcze poza stadium badań laboratoryjnych. Rekonfigurowalne układy logiczne, a w szczególności matryce FPGA (ang. F[...]

 Strona 1  Następna strona »